Accélérer la vérification RTL à l’aide de MATLAB

Date Heure
19 novembre 2019
8:00 AM EST

Vue d’ensemble

Dans les projets FPGA, ASIC et SoC, la vérification RTL est généralement celle qui demande le plus de temps et d’efforts. Malgré ces efforts, des bugs peuvent subsister dans l’environnement de production. Une des principales causes peut être le manque de communication entre les équipes de conception des algorithmes et celles en charge de l’implémentation et de la vérification RTL.

Ce Webinaire présente une solution pour améliorer la communication en adoptant les nouvelles techniques de vérification. Nous aborderons les aspects suivants :

  • La génération automatique de composants SystemVerilog DPI à partir de MATLAB ou Simulink pour vos environnements de test SystemVerilog
  • Le débogage grâce à la cosimulation avec MATLAB/Simulink et votre simulateur RTL
  • La vérification et la validation au plus tôt dans les phases de projet
  • Les nouveautés de MATLAB/Simulink R2019b pour la vérification RTL

Focus produit

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