HDL Coder



La version 3.10, incluse dans la mise à jour 2017a, comporte les améliorations suivantes :

  • Sous-systèmes For Each : réduisez la réplication du bloc et améliorez la réutilisation du code dans les designs HDL
  • Types de données supportés pour les opérations AXI4 Slave : mappez des signaux virgule flottante et des signaux vectorisés sur des interfaces AXI4 Slave dans la génération d’IP core
  • Bibliothèque d’opérations virgule flottante HDL : identifiez facilement les blocs d’opérations virgule flottante et simple précision supplémentaires et existants supportés par la génération de code HDL
  • Synthèse incrémentale Vivado : mettez les IP en cache pour effectuer plus rapidement la synthèse des designs de référence Xilinx Vivado
  • ​Filtres optimisés pour le HDL : modélisez et générez des implémentations hardware optimisées pour les filtres FIR (nécessite DSP System Toolbox)​
  • ​Bloc et System Object HDL Channelizer : isolez des canaux à bande étroite à partir d’un signal large bande et générez du code HDL avec une utilisation efficace des multiplicateurs (nécessite DSP System Toolbox)​
  • Traitement du signal en giga-échantillons par seconde (GSPS) : augmentez le débit des algorithmes de décimation FIR en utilisant des trames en entrée
  • Banc d’essai natif virgule flottante : générez des bancs de test SystemVerilog DPI, de cosimulation et FPGA-in-the-loop avec des types de données simple précision (nécessite HDL Verifier)

Pour en savoir plus, reportez-vous aux Notes de mise à jour.

La version 3.9, incluse dans la mise à jour 2016b, comporte les améliorations suivantes :

  • Virgule flottante native : Générez du code RTL synthétisable indépendant de la cible à partir de modèles en virgule flottante à simple précision
  • Pipelining adaptatif : Spécifiez un outil de synthèse et une fréquence d’horloge cible pour l’insertion et l’équilibrage automatiques des pipelines
  • Logic Analyzer : Visualisez, mesurez et analysez les transitions et états en fonction du temps pour les signaux Simulink

Pour en savoir plus, reportez-vous aux Notes de mise à jour.

La version 3.8, incluse dans la mise à jour 2016a, comporte les améliorations suivantes :

  • Basculement du sous-système synchrone : Spécifiez le comportement de l'enable et du reset pour un code HDL plus clair en utilisant le bloc State Control
  • Traitement du signal en giga-échantillons par seconde : Augmentez le débit des algorithmes FFT et IFFT optimisés pour le code HDL via l'utilisation des trames en entrée
  • Ciblage des IP virgule flottante hardware : Générez un code HDL pour cibler les unités virgule flottante Altera Arria 10 à une fréquence cible spécifiée par l'utilisateur
  • Améliorations apportées au partage des ressources : Partagez les multiplicateurs et les opérations de gain qui possèdent des types de données différents
  • Génération de bancs de test plus rapides et simulation HDL : Générez des bancs de test DPI SystemVerilog pour de grands jeux de données avec HDL Verifier

Pour en savoir plus, reportez-vous aux Notes de mise à jour.

La version 3.6.1, incluse dans la Release 2015aSP1, propose des corrections d'erreurs.

Pour en savoir plus, reportez-vous aux Notes de mise à jour.

La version 3.7, incluse dans la mise à jour 2015b, comporte les améliorations suivantes :

  • Paramètres réglables : Mappage des interfaces AXI4 pour activer le réglage de l'exécution sur le hardware à partir du logiciel embarqué dans le processeur ARM
  • Support étendu des bus : Génération de code HDL pour les sous-systèmes activés ou déclenchés avec des entrées bus et pour les boîtes noires avec des bus en E/S
  • Amélioration de la qualité des résultats : Sérialisation et partage des ressources plus étendus et plus efficaces
  • Arguments du modèle : Instances paramétrables pour les blocs de modèle référencé
  • Utilisation de scripts pour l’ensemble du flot, depuis la conception jusqu’à la génération de cœurs IP, les tests FPGA Turnkey et le flot générique ASIC/FPGA

Pour en savoir plus, reportez-vous aux Notes de mise à jour.

La version 3.6, incluse dans la mise à jour 2015a, comporte les améliorations suivantes :

  • Support de la plate-forme Mac OS X
  • Estimation du chemin critique sans exécuter de synthèse
  • Génération de l'interface AXI4-Stream pour l’IP Core Xilinx Zynq
  • Conception de designs de référence personnalisés et support de cartes SoC personnalisées
  • Contrôle localisé à l'aide de pragmas pour le pipelining, la sérialisation des boucles et le déroulement des boucles dans le code MATLAB
  • Support des designs de traitement d'images, vidéos et systèmes de vision par ordinateur dans le nouveau produit Vision HDL Toolbox

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