Simulink Design Verifier

 

Simulink Design Verifier

Identifier les erreurs de design, prouver la conformité avec les exigences et générer des tests

Simulink Design Verifier™ utilise des méthodes formelles pour afin identifier les erreurs de design cachées dans les modèles. Il détecte les blocs au sein du modèle qui entraînent des erreurs telles que les dépassements de capacité pour les entiers, la logique morte, les violations d'accès aux tableaux et les divisions par zéro. Il peut vérifier formellement que le design est conforme aux exigences fonctionnelles. Pour chaque erreur de design ou non-respect des exigences, il génère un cas de test de simulation permettant le débogage.

Simulink Design Verifier génère des cas de test pour la couverture de modèle et des objectifs personnalisés afin d'étendre les cas de test basés sur les exigences existants. Grâce à ces cas de test, vous pouvez vous assurer que votre modèle satisfait aux conditions, décisions, conditions/décisions modifiées (MCDC) et objectifs de couverture personnalisés. Outre les objectifs de couverture, vous pouvez définir des objectifs de test personnalisés afin de générer automatiquement des cas de test basés sur les exigences.

Le support des normes industrielles est assuré via le IEC Certification Kit (IEC 61508 et ISO 26262) et le DO Qualification Kit (DO-178).

Détection des erreurs de design

Détectez les erreurs de design dans votre modèle avant la simulation, notamment les erreurs d'exécution et de diagnostic, et la logique morte.

Erreurs d'exécution et de diagnostic

Avant d'exécuter des simulations, vous pouvez détecter les erreurs de modélisation et d'exécution, notamment les dépassements de capacité pour les entiers, les divisions par zéro, les accès hors limites, les valeurs sous-normales, les erreurs de virgule flottante et les erreurs de validité des données. 

Logique morte

Identifiez les objets de votre modèle qui ne peuvent pas s'activer pendant la simulation et l'exécution du code généré.

Détection de la logique morte dans vos modèles.

Génération de cas de test

Générez des cas de test pour la simulation dynamique afin d'atteindre vos objectifs de couverture structurelle et fonctionnelle.

Cas de test pour augmenter la couverture

Augmentez et étendez les cas de test existants créés manuellement afin de résoudre les problèmes liés à une couverture de modèle incomplète.

Cas de test basés sur les exigences

Générez des cas de test à partir des modèles d'exigences système.

Cas de test pour le code C/C++

Générez des cas de test pour améliorer la couverture du code généré et du code C/C++ appelé depuis les blocs Simulink® et dans les diagrammes Stateflow®.

Génération de tests pour les modèles qui appellent du code C.

Vérification basée sur les exigences

Vérifiez des exigences formelles exprimées dans MATLAB, Simulink et Stateflow.

Exigences de sûreté

Vérifiez que le comportement de votre design est conforme aux exigences de sûreté définies formellement que vous exprimez dans MATLAB®, Simulink et Stateflow.

Exprimer des exigences dans Simulink.

Simplification de modèles variants

Utilisez l'outil Variant Reducer pour générer un modèle réduit pour un sous-ensemble de configurations valides.

Simplification de modèles pour le déploiement

Une fois votre modèle de variants principal entièrement validé, utilisez l'outil Variant Reducer pour générer un modèle réduit pour un sous-ensemble de configurations valides. Toutes les dépendances de fichiers et de variables associées sont également réduites. Les artefacts réduits sont packagés dans un dossier distinct pour faciliter le déploiement et le partage avec les clients et partenaires.

Création d'un modèle réduit.

Nouveautés

MCDC amélioré

Générez des cas de test de meilleure qualité en s'appuyant sur un nouvel objectif de couverture

Temps d'analyse réduit

Réutilisez la représentation de modèles pour accélérer les processus de travail itératifs

Stratégie d'optimisation automatique

Améliorez les performances de génération de cas de tests en s'appuyant sur une nouvelle option automatique

Nouvelle option pour les harnais de test

Utilisez le bloc Signal Editor comme bloc d'entrée pour les modèles de harnais de test

Analyse en virgule flottante améliorée

Réduisez l'approximation rationnelle pour les modèles contenant une arithmétique virgule flottante simple ou double précision

Support du code personnalisé dans Stateflow

Analysez et générez des tests pour les constructions C/C++ dans les diagrammes Stateflow

Consultez les notes de version pour en savoir plus sur ces fonctionnalités et les fonctions correspondantes.

Version d’évaluation

Bénéficiez d'une version d'évaluation de 30 jours.

Télécharger

Prêt à acheter ?

Obtenez les tarifs et explorez les produits associés.

Vous êtes étudiant ?

Obtenez la version étudiante des logiciels MATLAB et Simulink.

En savoir plus