Simulink Design Verifier

MISE A JOUR IMPORTANTE

 

Simulink Design Verifier

Identifier les erreurs de design, démontrer la conformité avec les exigences et générer des tests

 

Simulink Design Verifier™ utilise des méthodes formelles afin d'identifier les erreurs de design cachées dans les modèles. Il détecte les blocs au sein du modèle qui entraînent des erreurs telles que le dépassement d'entier, la logique morte, les violations de l'accès aux tableaux et la division par zéro. Il peut vérifier formellement que le design est conforme aux exigences fonctionnelles. Pour chaque erreur de design ou non-respect des exigences, il génère un cas de test de simulation permettant le débogage.

Simulink Design Verifier génère des cas de test pour la couverture de modèle et des objectifs personnalisés afin d'étendre les cas de test basés sur les exigences existants. Grâce à ces cas de test, vous pouvez vous assurer que votre modèle satisfait aux conditions, décisions, conditions/décisions modifiées (MCDC) et objectifs de couverture personnalisés. Outre les objectifs de couverture, vous pouvez définir des objectifs de test personnalisés afin de générer des cas de test basés sur les exigences.

L'outil Model Slicer de Simulink Design Verifier isole les comportements problématiques au sein d'un modèle. Vous pouvez visualiser les blocs qui affectent la sortie d'un sous-système ainsi que les chemins suivis par les signaux traversant des commutateurs et des conditions logiques.

Le support des normes industrielles est assurée via le IEC Certification Kit (IEC 61508 et ISO 26262) et le DO Qualification Kit (DO-178).

Détection des erreurs de design

Détectez les erreurs de design dans votre modèle avant la simulation, notamment les erreurs d'exécution et de diagnostic, et la logique morte.

Erreurs d'exécution et de diagnostic

Avant d'exécuter des simulations, vous pouvez détecter les erreurs de modélisation et d'exécution, notamment le dépassement d'entier, la division par zéro, les tableaux hors limites, les valeurs sous-normales, les erreurs de virgule flottante et les erreurs de validité des données. 

Détection d'erreurs d'exécution avant la simulation.

Logique morte

Identifiez les objets de votre modèle qui ne peuvent pas s'activer pendant la simulation et l'exécution du code généré.

Détection de la logique morte dans vos modèles.

Génération de cas de test

Générez des cas de test pour la simulation dynamique afin d'atteindre vos objectifs de couverture structurelle et fonctionnelle.

Cas de test pour augmenter la couverture

Augmentez et étendez les cas de test créés manuellement existants afin de résoudre les problèmes liés à une couverture de modèle incomplète.

Cas de test basés sur les exigences

Générez des cas de test à partir des modèles d'exigences système.

Cas de test pour le code C/C++

Générez des cas de test pour améliorer la couverture du code généré et du code C/C++ appelé depuis les blocs Simulink® et dans les diagrammes Stateflow®.

Génération de tests pour les modèles qui appellent du code C.

Vérification basée sur les exigences

Vérifiez des exigences formelles exprimées à l'aide de MATLAB, Simulink et Stateflow.

Exigences de sécurité

Vérifiez que le comportement de votre design est conforme aux exigences de sécurité définies formellement que vous exprimez à l'aide de MATLAB®, Simulink et Stateflow.

Expression d'exigences à l'aide de Simulink.

Simplification de designs complexes pour le débogage

Utilisez l'outil Model Slicer pour isoler les comportements problématiques au sein d'un modèle. Model Slicer utilise une association d'analyses dynamiques et statiques pour tracer les dépendances.

Isolation de comportements problématiques

Mettez en évidence une zone d'intérêt et spécifiez un intervalle de temps pertinent pour générer un modèle simplifié réduit à la portion utile pour le débogage.

Simplification de modèles variants

Utilisez l'outil Variant Reducer pour générer un modèle réduit pour un sous-ensemble de configurations valides.

Simplification de modèles pour le déploiement

Une fois votre modèle de variants maître entièrement validé, utilisez le l'outil Variant Reducer pour générer un modèle réduit pour un sous-ensemble de configurations valides. Tous les fichiers et les variables dépendante associés sont également réduits. Les artefacts réduits sont packagés dans un dossier distinct pour faciliter le déploiement et le partage avec les clients et partenaires.

Création d'un modèle réduit.

Nouveautés

Analyse en virgule flottante  améliorée

Réduisez l'approximation rationnelle pour les modèles contenant une arithmétique virgule flottante simple ou double précision

Support du modèle de la fonction d'exportation

Analysez et générez des tests pour les modèles en créant automatiquement des ordonnanceurs qui appellent les fonctions des modèles

Support du code personnalisé dans Stateflow

Analysez et générez des tests pour les constructions C/C++ dans les diagrammes Stateflow

Support du bloc

Analysez et générez des tests pour le code C/C++ dans les blocs

Détection des erreurs de design virgule flottante

Détectez des occurrences de valeurs en virgule flottante sous-normales, NaN et infinies

Model Slicer

Profitez du redémarrage rapide pour rationaliser les processus de débogage des modèles

Consultez les notes de version pour en savoir plus sur ces fonctionnalités et les fonctions correspondantes.

Comment utiliser Simulink pour les projets ISO 26262

Découvrez comment le Model-Based Design avec Simulink vous permet de concevoir et de tester votre système automobile embarqué dans plusieurs conditions de conduite et scénarios d'incident bien avant les terrains d'essai. 

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