Dates et Inscription

Conditions préalables

Simulink pour la Modélisation de Systèmes et d'Algorithmes (ou Simulink pour la conception de Système dans l'Automobile ou Simulink pour la conception de Système dans l'Aéronautique) et une connaissance pratique de la programmation C et HDL.

Programmation de SoCs Xilinx Zynq avec MATLAB et Simulink

Cette formation de deux jours montre comment développer et configurer des modèles Simulink^® et les déployer sur une carte Xilinx^® Zynq^®-7000 All Programmable SoC. Ce cours a pour cible les utilisateurs Simulink souhaitant générer, valider, et déployer du code embarqué et du code pour le codesign software/hardware avec Embedded Coder^® et HDL Coder^™.

Une carte ZedBoard^™ est fournie à chaque participant et utilisée durant la formation. Vous repartirez avec cette carte à l'issu de cette formation.

Les sujets traités sont:

Vue d'ensemble de la plateforme Zynq et de son environnement de configuration
Introduction à Embedded Coder et HDL Coder
Génération de base IP et le déploiement
Utilisation de l'interface AXI4-Stream
Vérification Processor-in-the-loop
Interface des données pour les applications en temps réel
Intégration de pilotes
Designs de référence personnalisés

Voir le détail des formations

Pré-requis

Jour 1
Aperçu et configuration de l'environnement Zynq	Objectif: Configurer la plateforme Zynq-7000 et l'environnement MATLAB. Aperçu de la Zynq-7000 Préparation de la plateforme Zynq et des logiciels Configurer l'environnement MATLAB Tester la connectivité avec le matériel Zynq
Introduction à Embedded Coder et HDL Coder	Objectif: Configurer les modèles Simulink pour la génération automatique de code embarqué et comprendre le code généré. Architecture d'une application embarquée Génération de code ERT Modules de code Les structures de données du code généré Configurer un modèle Simulink pour la génération de code HDL Utiliser le HDL Workflow Advisor
Génération de base IP et le déploiement	Objectif: Utiliser HDL Workflow Advisor pour la configuration de modèle Simulink, pour générer et compiler les codes HDL et C, et les déployer vers la plateforme Zynq. Configurer un sous-système pour la logique programmable Configurer les interfaces et périphériques cible Génération de base IP et intégration avec SDK Compiler et déployer le bitstream du FPGA Générer et déployer un modèle d'interface logiciel Réglages de paramètres en mode externe
Utilisation de l'interface AXI4	Objectif: Utiliser divers interfaces AXI pour la communication de données entre le processeur et la logique programmable. Aperçu de l'interface AXI Applications AXI4-Lite Utilisation du AXI4-Stream Considérations sur les performances AXI4
Vérification Processor-in-the-loop (PIL)	Objectif: Utiliser le PIL pour vérifier l'algorithme s'exécutant sur la plateforme Zynq et profiler le temps d'exécution de cet algorithme. Le workflow Processor-in-the-loop (PIL) sur Zynq Vérification PIL avec les modèles de référence Profiler le code exécuté avec le PIL Considérations sur le PIL

Jour 2
Interface de données pour les applications temps réel	Objectif: Utiliser l'interface UDP pour le transfert de données entre Simulink et l'application temps réel s'exécutant sur la plateforme Zynq. Aperçu de l'interface des données Configurer les blocs UDP pour le transfert de données Synchroniser les données entre Simulink et Zynq Interface avec AXI Stream Partitionnement de la conception Considérations sur l'interface
Intégration de pilotes de cartes	Objectif: Développer des interfaces pour pilotes de carte pour intégrer les périphériques. Workflow pour développer des pilotes Utiliser le Legacy Code Tool Interface GPIO Compilation croisée de pilotes
Designs de référence personnalisés	Objectif: Créer et packager des IP réutilisables pour Vivado et enregistrer des cartes et des designs de référence personnalisés. Motivations pour les designs de référence personnalisés Création d'IP réutilisables pour Vivado Aperçu des designs de référence Personnaliser un design de référence Enregistrer une carte et un design de référence personnalisés

Session garantie

Lorsque vous vous inscrivez à une de ces formations, vous pouvez compter sur le fait qu'elle ne sera pas annulée ou reportée pour une raison quelconque.

Dates et Inscription

Résultats 1 - 19 sur 19

Dates	Lieu	Langue	Prix
05 déc, 2019- 06 déc, 2019	Allemagne, Dresden	English	EUR 1,800
20 févr, 2020- 21 févr, 2020	Pays-Bas, Amsterdam	English	EUR 1,800
16 mars, 2020- 17 mars, 2020	US, Arizona, Phoenix	English	USD 1,950
01 avr, 2020- 02 avr, 2020	Corée (République), Gangnam, Seoul	Korean	KRW 1,125,000
02 avr, 2020- 03 avr, 2020	Allemagne, Ismaning (bei München)	German	EUR 1,800
06 avr, 2020- 07 avr, 2020	US, California, Los Angeles (Torrance)	English	USD 1,950
30 avr, 2020- 01 mai, 2020	Australie, Sydney (Chatswood)	English	AUD 2,550
11 mai, 2020- 12 mai, 2020	US, New Mexico, Albuquerque	English	USD 1,950
28 mai, 2020- 29 mai, 2020	Japon, 東京都	Japanese	JPY 180,000
17 juin, 2020- 18 juin, 2020	Royaume-Uni, Cambridge	English	GBP 1,500
22 juin, 2020- 23 juin, 2020	US, Massachusetts, Natick	English	USD 1,950
24 juin, 2020- 25 juin, 2020	Inde, Bangalore	English	INR 39,000
14 sept, 2020- 15 sept, 2020	US, Ohio, Dayton (Fairborn)	English	USD 1,950
01 oct, 2020- 02 oct, 2020	France, Paris (Meudon)	English	EUR 1,800
07 oct, 2020- 08 oct, 2020	Corée (République), Gangnam, Seoul	Korean	KRW 1,125,000
29 oct, 2020- 30 oct, 2020	Australie, Sydney (Chatswood)	English	AUD 2,550
29 oct, 2020- 30 oct, 2020	Japon, 名古屋市	Japanese	JPY 180,000
10 nov, 2020- 11 nov, 2020	Allemagne, Ismaning (bei München)	German	EUR 1,800
07 déc, 2020- 08 déc, 2020	US, Massachusetts, Natick	English	USD 1,950

Résultats 1 - 19 sur 19

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