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Rambus développe des blocs DSP pour ASIC en utilisant la synthèse de haut niveau avec HDL Coder
« Habituellement, les équipes de vérification et de back-end ne peuvent pas démarrer l'intégration tant que la première version du RTL basé sur les spécifications n'est pas prête, alors qu’elle peut encore contenir des bugs. Avec ce workflow basé sur HDL Coder, le HDL peut être généré à partir d'un modèle vérifié au niveau système en un simple clic, ce qui permet de gagner plusieurs mois et de garantir un point de départ de haute qualité pour ces équipes. »
Principaux résultats
- Le processus de design a été accéléré, passant d'un an à trois mois, et la productivité a été augmentée grâce à la génération de code HDL avec 80 % du code généré conservé dans l'implémentation finale.
- Le développement de l'environnement de vérification a commencé avec le code RTL généré automatiquement, en parallèle du développement RTL personnalisé.
- Le passage d'une génération de design à l’autre, ou entre implémentations d’une même génération, a nécessité des modifications limitées du modèle Simulink compatible HDL.
Workflow pour l'ASIC DSP utilisant la génération de code HDL avec vérification et personnalisation RTL.
Les dispositifs de communication actuels intègrent des algorithmes de traitement de signal complexes, implémentés dans des circuits intégrés spécifiques à une application (ASIC), pour des performances supérieures, un coût final réduit et une consommation d'énergie plus faible. Le processus de mise en œuvre physique des ASIC est long. Il commence avant même la fin de la vérification du RTL et nécessite l'intégration manuelle d'additionneurs et de multiplicateurs optimisés, ainsi que l’ajout de fonctionnalités de débuggage et d'observabilité au niveau RTL.
Ehud Nir, directeur de l'ingénierie numérique chez Rambus, avait besoin de développer le DSP pour un PHY PCIe Gen6 dans un temps limité et avec des ressources d'ingénierie restreintes. Un projet précédent, portant sur un design comparable, avait mobilisé un concepteur ASIC chargé d’écrire le code RTL et un ingénieur de vérification développant les bancs d’essai, tous deux travaillant pendant 12 mois. Étant donné que l'architecte système avait utilisé MATLAB® et Simulink® pour modéliser le sérialiseur/désérialiseur Gen6 complet (SerDes) y compris le DSP, Ehud a décidé d'essayer d'accélérer le processus de design en utilisant HDL Coder™ pour générer une référence RTL pour l'implémentation ASIC directement à partir du modèle Simulink.
Pour commencer, l'architecte système a converti le modèle Simulink à virgule flottante du DSP SerDes en modèle à virgule fixe. Après avoir vérifié que ce modèle répondait aux spécifications et caractéristiques électriques cibles, un concepteur numérique ASIC a généré du code RTL à partir du modèle à virgule fixe à l'aide de HDL Coder. Ce modèle de référence a été régénéré à partir de Simulink plusieurs fois au cours du processus de design, en raison de l'évolution des exigences, telles que les modifications apportées au filtre numérique en entrée.
Le code RTL généré par HDL Coder a servi de point de référence à l'équipe de vérification pour démarrer la vérification au niveau IP et aux équipes back-end pour commencer le design physique. En parallèle, le concepteur numérique a personnalisé le code RTL en développant la logique combinatoire et séquentielle afin de réduire la consommation d'énergie et d’ajouter des modes basse consommation. L'utilisation du RTL généré comme référence a permis une comparaison hiérarchique complète entre le RTL personnalisé et la référence RTL générée. Grâce à l’ajout d’assertions, le RTL personnalisé a pu être vérifié à l'aide de simulateurs HDL pour garantir une conformité, bit près et cycle près, au modèle de référence. Au final, un ingénieur, à lui tout seul, a pu produire une liste de connexions DSP entièrement vérifiée et sans erreur de timing en moins de trois mois, contre deux ingénieurs travaillant pendant 12 mois sur le projet précédent. La puce de test ASIC Gen6 PHY intégrant ce DSP a été validée en laboratoire dès le premier essai.
