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TH Rosenheim utilise HDL Coder pour développer des ASIC destinés aux entraînements de contrôle de haute précision
Grâce à l’approche Model-Based Design, les chercheurs ont développé un ASIC en neuf mois
« Simulink et HDL Coder nous ont permis de fabriquer notre ASIC en seulement neuf mois, un processus qui aurait pris deux fois plus de temps du fait de notre expertise limitée en HDL et ASIC. Un workflow ASIC dans HDL Coder nous a permis de générer rapidement du HDL et d’itérer dans la chaîne d'outils ASIC, atteignant ainsi nos objectifs de puissance, de performance et de surface. Notre dernière puce X-FAB a été testée à 100 % sur silicium, en partie grâce à HDL Verifier. »
Principaux résultats
- Design, mise en œuvre et vérification réussies d'un ASIC haute performance pour le contrôle des servomoteurs.
- Obtention d’une fréquence de commutation plus élevée et d’une dynamique de boucle de contrôle améliorée, avec une contrainte de puissance de 120 mW, ce qui est 33 fois inférieur au prototype FPGA correspondant.
- Rationalisation du workflow du modèle à l'ASIC, réduisant ainsi le temps de développement de plusieurs mois.
- Livraison d’un ASIC sans erreur, avec des boucles de contrôle vérifiées jusqu'à 200 KHz et une stabilité de position de ±1,6 nm.
Le workflow ASIC (à gauche) avec l'ASIC produit dans une carte contrôleur (à droite).
Les ingénieurs de recherche de Technical University of Applied Sciences Rosenheim (TH Rosenheim) située en Allemagne, avaient besoin d'un contrôleur de servomoteur configurable pour un contrôle haute accélération et haute précision, sur leur banc d'essai de moteur à bobine mobile. De tels entraînements de haute précision sont essentiels dans l'industrie des semi-conducteurs pour un positionnement précis. Les implémentations traditionnelles de contrôleurs basés sur des logiciels ne pouvaient pas gérer les fréquences PWM de 200 kHz et plus, requises dans de telles applications. TH Rosenheim a donc décidé de concevoir un ASIC personnalisé, pour atteindre une fréquence de commutation plus élevée, avec une contrainte de puissance de 120 mW. La fréquence de commutation accrue, obtenue grâce aux semi-conducteurs à large bande interdite, permet d'améliorer considérablement la dynamique de la boucle de contrôle. De plus, TH Rosenheim souhaitait adapter le modèle développé pour le prototypage FPGA afin de créer l'ASIC avec un minimum de modifications.
Avec une expérience limitée en programmation HDL et en design d’ASIC, les ingénieurs de TH Rosenheim ont utilisé MATLAB® et Simulink® pour le workflow ASIC, proposé par HDL Workflow Advisor dans HDL Coder™. Ils ont conçu le contrôleur et son interface de communication SPI dans Simulink et l'ont vérifié par simulation. Ils ont généré du Verilog® en utilisant HDL Coder et l’ont déployé sur un FPGA pour le prototypage. L'équipe a utilisé les fonctionnalités HDL Verifier™ pour la cosimulation et les tests FPGA-in-the-loop afin de vérifier la bonne implémentation du modèle Simulink en HDL et au niveau hardware, ce qui leur a permis d'identifier et de résoudre de manière itérative les problèmes de design. De plus, ils ont généré des bancs de test UVM pour leur workflow de vérification ASIC.
Grâce à une collaboration exceptionnelle avec l'équipe de développement de MathWorks, l’outil de synthèse Cadence® Genus™ pour ASIC est désormais pris en charge dans HDL Workflow Advisor. L’équipe a synthétisé le HDL généré avec un minimum de paramètres. La fonctionnalité genhdltdb a fourni des estimations de temps précises pendant la phase de modélisation, grâce à l'outil Cadence Genus et aux données du nœud technologique ASIC. Cela a considérablement réduit les boucles d’itération nécessaires à l’identification des problèmes de synchronisation et a raccourci cette étape de six semaines à quelques jours seulement.
Le processus complet, de la création du modèle à la fabrication de l’ASIC, n'a pris que neuf mois au lieu de plus d'un an, et 99 % de la production finale HDL de l’ASIC a été générée par HDL Coder. Les tests ont confirmé que l'ASIC était totalement exempt d'erreurs, avec des vérifications de boucle de contrôle jusqu'à 200 kHz et une stabilité de position de ±1,6 nm.
TH Rosenheim a développé son ASIC en utilisant l’approche Model-Based Design et HDL Coder, fabriqué par X-FAB avec un nœud technologique 180 nm. Cette année, TH Rosenheim prévoit de développer un ASIC utilisant un nœud HPC+ de 28 nm de TSMC.
