HDL Verifier
Vérifier du code VHDL et Verilog à l'aide de simulateurs HDL et de test benches FPGA-in-the-loop
HDL Verifier™ génère automatiquement des test benches pour la vérification des designs Verilog® et VHDL®. Vous pouvez utiliser MATLAB® ou Simulink® pour simuler directement votre design, puis analyser la réponse à l'aide d'une cosimulation HDL ou de la fonctionnalité FPGA-in-the-loop avec les cartes FPGA Xilinx®, Intel® et Microsemi®. Cette approche élimine la nécessité de créer des test benches Verilog ou VHDL autonomes.
HDL Verifier génère également des composants qui réutilisent les modèles MATLAB and Simulink de manière native dans les simulateurs de Cadence®, Mentor Graphics® et Synopsys®. Ces composants peuvent être utilisés comme modèles de vérification ou comme stimuli dans des environnements de test plus complexes, tels que ceux utilisant la méthodologie UVM (Universal Verification Methodology).
Cosimulation HDL
Vérifiez que l'implémentation du code HDL correspond aux algorithmes MATLAB et aux modèles Simulink .
Débogage et vérification des designs système
Utilisez des test benches système et des modèles de référence dans MATLAB et Simulink pour vérifier que le code Verilog ou VHDL est conforme aux spécifications système. Vérifiez vos designs en utilisant MATLAB ou Simulink avec les simulateurs Cadence® Incisive® et Xcelium™, les simulateurs Mentor Graphics® ModelSim® et Questa®, ou le simulateur Xilinx® Vivado®.
Vérification des modèles Simulink avec la cosimulationn HDL.
Intégration de code HDL existant
Incorporez du code HDL existant ou tiers dans vos algorithmes MATLAB ou vos modèles Simulink pour la simulation au niveau système. Utilisez le Cosimulation Wizard pour importer automatiquement le code Verilog ou VHDL et vous connecter aux simulateurs HDL de Mentor Graphics ou de Cadence.
Importation de code VHDL ou Verilog à l'aide du Cosimulation Wizard
Mesure de couverture de code HDL
Créez et évaluez des test benches dans Simulink en utilisant des outils d'analyse de la couverture de code et des débogueurs de code source interactifs dans les simulateurs HDL de Mentor Graphics et de Cadence. Exécutez des tests interactifs ou créez des scripts pour la simulation en mode batch.
Génération de statistiques de couverture du code avec la co-simulation.
Génération de composants SystemVerilog DPI
Exportez vos algorithmes MATLAB ou modèles Simulink vers des environnements de vérification ASIC ou FPGA, tels que Synopsys VCS®, Cadence Incisive ou Xcelium, ou encore Mentor Graphics ModelSim ou Questa.
Exportation de composants
Générez des composants SystemVerilog DPI à partir de fonctions MATLAB ou de sous-systèmes Simulink en tant que modèles comportementaux utilisables dans des comportementaux de vérification fonctionnelle.
Génération de composants SystemVerilog.
Support de l'UVM
Générez des composants de vérification à partir de fonctions MATLAB ou de modèles Simulink et intégrez-les dans des test benches sous forme de scoreboards ou d'éléments de séquence à l'aide de la méthodologie UVM (Universal Verification Methodology).
Environnement UVM pour la vérification fonctionnelle.
Assertions SystemVerilog
Générez des assertions SystemVerilog natives à partir des assertions de votre modèle Simulink. Utilisez les assertions générées pour garantir une validation cohérente du comportement du design dans Simulink et votre environnement de vérification de production.
Génération de code à partir d'un bloc d'assertion.
Vérification de l’implémentation hardware
Déboguez et vérifiez les algorithmes sur des cartes FPGA connectées à vos environnements de test MATLAB ou Simulink.
Tests FPGA-in-the-loop
Utilisez des test benches système exécutés dans MATLAB ou Simulink pour tester le code HDL implémenté sur des cartes FPGA. Connectez automatiquement votre ordinateur hôte aux cartes FPGA Xilinx, Intel® et Microsemi® via Ethernet, JTAG ou PCI Express®.
Vérification FPGA-in-the-Loop sur des cartes FPGA.
Capture des données FPGA
Capturez les signaux du designs exécutés à haute vitesse sur un FPGA et chargez-les automatiquement dans MATLAB pour visualisation et analyse. Analysez les signaux tout au long de votre design pour vérifier le comportement attendu ou étudier les anomalies.
Capture des signaux et chargement des données dans MATLAB pour analyse.
Accès mémoire en lecture/écriture
Accédez aux emplacements mémoire de la carte depuis MATLAB via JTAG, Ethernet ou PCI Express en insérant une IP MathWorks dans le design FPGA. Testez les algorithmes FPGA par accès en lecture/écriture aux registres AXI et transférez des fichiers de signaux ou d'images de grande taille entre MATLAB et les emplacements mémoire de la carte.
Accès aux emplacements mémoire de la carte depuis MATLAB.
Intégration avec HDL Coder
Automatisez les tâches de vérification HDL en utilisant HDL Verifier avec HDL Coder.
Automatisation de la cosimulation HDL
Réalisez une vérification automatisée du code Verilog ou VHDL généré par HDL Coder™ directement depuis l'outil HDL Workflow Advisor.
Génération d'un modèle de co-simulation HDL avec HDL Workflow Advisor.
Automatisation des tests FPGA
Effectuez la vérification de l'implémentation hardware à partir de bancs de test dans MATLAB ou Simulink en générant des bitstreams FPGA grâce à l'intégration avec les outils de développement Xilinx, Intel et Microsemi. Ajoutez des points de test aux modèles Simulink pour capturer les signaux et charger-les dans MATLAB pour visualisation et analyse.
Génération d'un modèle FPGA-in-the-Loop avec HDL Workflow Advisor.
Test bench SystemVerilog DPI
Générez un test bench SystemVerilog à partir d'un modèle Simulink lors de la génération du code HDL. Vérifiez le code Verilog ou VHDL généré à l'aide du test bench avec des simulateurs HDL, tels que Synopsys VCS, Cadence Incisive ou Xcelium, Mentor Graphics ModelSim ou Questa, ou encore Xilinx Vivado.
Génération de composants DPI avec HDL Coder.
Génération TLM 2.0
Générez des modèles de niveau transactionnel compatibles IEEE® 1666 SystemC™ TLM 2.0 à partir de Simulink.
Prototypes virtuels
Générez des modèles de prototype virtuel SystemC avec des interfaces TLM 2.0 pour utilisation dans des simulations de plateformes virtuelles.
Création d'exécutables de plateforme virtuelle à partir de modèles Simulink.
Support d'IP-XACT
Personnalisez les interfaces TLM des composants que vous générez par importation de fichiers XML IP-XACT™. Utilisez le générateur TLM pour produire des fichiers IP-XACT avec les informations de mappage requises entre Simulink et les composants TLM générés.
Génération de fichiers IP-XACT à partir de modèles Simulink.
Nouveautés
Intégration de la capture de données FPGA avec HDL Coder
Spécifiez les signaux à capturer lors des tests FPGA à l'aide de points de test dans Simulink.
MATLAB en tant qu'AXI Master via Ethernet
Effectuez des opérations de lecture et d'écriture sur des cartes FPGA avec MATLAB via Ethernet
MATLAB en tant qu'AXI Master via PCI Express
Effectuez des opérations de lecture et d'écriture à grande vitesse sur des cartes FPGA avec MATLAB via PCI Express
Génération d'assertions SystemVerilog à partir de Simulink Test
Mappez les blocs Test Assessment sur les assertions dans les composants DPI générés
Génération d'une interface SystemVerilog pour les composants DPI
Choisissez entre une liste de ports ou une déclaration d'interface SystemVerilog lors de la génération d'un composant SystemVerilog DPI.
Support du câble FTDI USB-JTAG
Connexion FTDI USB-JTAG pour MATLAB en tant qu'AXI Master et la capture des données FPGA.
Reportez-vous aux notes de version pour en savoir plus sur ces fonctionnalités et les fonctions correspondantes.