HDL Verifier vous permet de réutiliser votre environnement de design au niveau système dans votre environnement de design et de vérification HDL pour les FPGA et les ASIC. Vous pouvez tester et vérifier des designs RTL par rapport à des modèles de référence de qualité dans MATLAB et Simulink, débugger des designs grâce à des simulateurs HDL et générer des bancs de test ainsi que des IP de vérification.
Utilisez la cosimulation HDL pour vérifier des ASIC et des FPGA grâce à des bancs de test s'exécutant sous MATLAB et Simulink, avec du code RTL s'exécutant dans votre simulateur HDL. Vous pouvez générer des modèles DPI-C en SystemVerilog à partir de MATLAB, Simulink et Simscape pour procéder à une vérification fonctionnelle en utilisant la simulation numérique et mixte dans des simulateurs HDL. Vous pouvez également générer des composants UVM (Universal Verification Methodology) à partir de MATLAB et Simulink pour les workflows de production, ou générer des modèles TLM (Transaction Level Models) SystemC TLM 2.0 à partir de modèles Simulink pour la simulation sur plateforme virtuelle. Toutes ces fonctionnalités sont compatibles avec le code HDL existant et avec le code généré par HDL Coder.
Vérification RTL des ASIC et des FPGA
Vérifiez le code HDL avec des bancs de test MATLAB et Simulink via la cosimulation grâce aux simulateurs de Cadence®, Synopsys®, Siemens® et AMD®. Exportez des bancs de test pour les environnements de vérification SystemVerilog.
Cosimulation avec Simulink
Vérifiez le code HDL en utilisant des modèles Simulink comme bancs de test. Intégrez du code HDL existant dans les simulations système via la cosimulation avec les simulateurs HDL Xcelium™, VCS®, Questa™ et Vivado®.
Cosimulation avec MATLAB
Utilisez MATLAB pour générer des stimuli complexes et effectuer le post-traitement dans les bancs de test MATLAB destinés aux simulateurs HDL. À l'inverse, utilisez MATLAB pour créer des modèles de composants comportementaux destinés à la simulation avec les simulateurs HDL Questa, Xcelium ou VCS.
Documentation (Banc de test MATLAB, Composant MATLAB) | Exemples
Design et vérification des systèmes à signaux mixtes
Pour évaluer l'interaction d'un design testé avec des circuits analogiques, créez des modèles comportementaux qui remplacent les fonctionnalités analogiques en générant du code SystemVerilog DPI-C à partir de modèles analogiques ou mixtes issus de Simscape, de SerDes Toolbox ou de Mixed-Signal Blockset.
Exemples (SerDes Toolbox, Mixed-Signal Blockset)
Exporter des bancs de test SystemVerilog
Utilisez ASIC Testbench pour générer des composants SystemVerilog DPI à partir de fonctions MATLAB ou de sous-systèmes Simulink afin de vous en servir dans des environnements de vérification fonctionnelle tels que VCS, Xcelium, Questa ou Vivado.
MATLAB : Documentation | Exemples
Simulink : Documentation | Exemples
Exporter des bancs de test UVM
Utilisez ASIC Testbench pour générer, à partir de MATLAB et Simulink, des bancs de test UVM (Universal Verification Methodology) complets pour les simulateurs HDL. Générez des bancs de test entièrement fonctionnels pour l’environnement UVM.
Générer des modèles au niveau transactionnel SystemC TLM 2.0
Utilisez le module ASIC Testbench pour générer des modèles de prototypes virtuels SystemC avec des interfaces TLM 2.0 pour des simulations de plateformes virtuelles. Générez des fichiers IP-XACT avec des informations de mapping entre Simulink et les composants TLM générés.
Ressources liées au produit :
Allegro MicroSystems utilise l’approche « Shift Left » pour la vérification des circuits intégrés, réduisant ainsi le temps de vérification des circuits intégrés/ASIC et permettant la collaboration entre les ingénieurs en vérification de design et les concepteurs de systèmes.
FAQ sur HDL Verifier
HDL Verifier permet de tester et de vérifier des designs RTL par rapport à des modèles de référence de qualité dans MATLAB et Simulink, de débugger des designs dans des simulateurs, ainsi que de générer des bancs de test et des IP de vérification pour les designs FPGA, ASIC et SoC.
HDL Verifier supporte la cosimulation avec les simulateurs HDL Xcelium, VCS, Questa et Vivado, proposés respectivement par Cadence, Synopsys, Siemens et AMD.
Oui, HDL Verifier est compatible à la fois avec le code HDL existant et avec le code généré par HDL Coder, ce qui vous permet de vérifier aussi bien les designs HDL écrits manuellement que ceux qui ont été générés.
Oui, HDL Verifier permet de générer des composants UVM (Universal Verification Methodology) ainsi que des bancs de test UVM complets, à partir de MATLAB et Simulink, destinés à être utilisés dans des environnements de vérification SystemVerilog.
ASIC Testbench est une fonctionnalité qui génère des composants DPI SystemVerilog, des bancs de test UVM complets et des modèles au niveau transactionnel SystemC TLM 2.0 à partir de fonctions MATLAB ou de sous-systèmes Simulink, destinés à être utilisés dans des environnements de vérification fonctionnelle.
Oui, HDL Verifier permet de générer du code SystemVerilog DPI-C à partir de modèles analogiques ou mixtes créés avec Simscape, SerDes Toolbox ou Mixed-Signal Blockset, pour évaluer les interactions entre les designs et les circuits analogiques.
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