HDL Verifier

 

HDL Verifier

Tester et vérifier du code Verilog et VHDL à l'aide de simulateurs HDL et de cartes FPGA

Cosimulation HDL

Vérifiez du code HDL en utilisant MATLAB ou Simulink comme test bench. Incorporez du code HDL existant dans des simulations système grâce à la cosimulation avec des simulateurs HDL, notamment ModelSim et Questa de Siemens EDA, Cadence Xcelium et le simulateur Xilinx Vivado.

Génération d'un environnement UVM

Générez des test benches UVM (Universal Verification Methodology) à partir de modèles Simulink. Générez des séquences UVM, des scoreboards et des prédicteurs, et intégrez-les à des test benches de production.

Générer des composants SystemVerilog

Générez des composants de SystemVerilog DPI à partir de fonctions MATLAB ou de sous-systèmes Simulink pour les utiliser dans des environnements de vérification fonctionnelle tels que Synopsys VCS®, Cadence Xcelium et ModelSim®, ou Questa® de Siemens EDA.

FPGA-in-the-Loop

Utilisez des test benches MATLAB ou Simulink pour tester des implémentations HDL s'exécutant sur des cartes FPGA. Connectez automatiquement votre ordinateur hôte aux cartes FPGA Xilinx, Intel® et Microchip® via Ethernet, JTAG ou PCI Express®.

Intégration avec la génération de code HDL

Effectuez une vérification automatisée du code HDL généré par HDL Coder™ à partir de l'outil HDL Workflow Advisor en utilisant la cosimulation HDL ou les tests en mode FPGA-in-the-Loop.

Gestionnaire AXI

Accédez à des mémoires embarquées à partir de MATLAB ou Simulink via JTAG, Ethernet ou PCI Express. Testez des algorithmes FPGA via l'accès en lecture ou en écriture aux registres AXI et transférez des fichiers volumineux de signaux ou d'images entre MATLAB ou Simulink et les emplacements de mémoires embarquées.

Documentation | Exemples (Xilinx, Intel)

Capture de données FPGA

Capturez des signaux à grande vitesse à partir de designs s'exécutant sur un FPGA et chargez-les automatiquement dans MATLAB pour les afficher et les analyser. Analysez les signaux tout au long de votre design pour vérifier le comportement attendu ou examiner les anomalies.

Génération d'un TLM

Générez des modèles de prototypes virtuels SystemC à l'aide d'interfaces 2.0 de TLM pour les utiliser lors de simulations de plateformes virtuelles.

« Simulink nous permet de réduire de moitié le temps que nous dédions à la production manuelle de test benches UVM, de test de séquences et de scoreboards, nous laissant ainsi plus de temps pour nous concentrer sur l'application et innover. Nos ASIC destinés aux applications automobiles s'appuient sur la méthode UVM pour la vérification de la production, et MATLAB et Simulink simplifient la tâche fastidieuse que représente le développement des algorithmes de ces équipements. »

Khalid Chishti, responsable du développement des ASIC, Allegro MicroSystems

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