HDL Verifier

Tester et vérifier du code Verilog et VHDL à l'aide de simulateurs HDL et de cartes FPGA

HDL Verifier™ vous permet de tester et de vérifier des designs Verilog^® et VHDL^® pour FPGA, ASIC et SoC. Vous pouvez effectuer la vérification RTL avec des test benches s'exécutant dans MATLAB^® ou Simulink^® en utilisant la cosimulation avec des simulateurs HDL. Ces mêmes test benches peuvent être utilisés avec des cartes de développement FPGA et SoC pour vérifier les implémentations HDL dans le hardware.

HDL Verifier génère des modèles de vérification SystemVerilog à utiliser dans des test benches RTL, notamment les test benches UVM (Universal Verification Methodology). Ces modèles s'exécutent nativement dans des simulateurs Siemens^®, Cadence^®, Synopsys^® et Xilinx^® via SystemVerilog Direct Programming Interface (DPI).

HDL Verifier propose des outils pour le débuggage et le test des implémentations FPGA sur des cartes Xilinx, Intel^® et Microchip. Vous pouvez utiliser MATLAB pour écrire et lire depuis des registres mappés en mémoire pour tester des designs sur du hardware. Vous pouvez insérer des sondes dans des designs et définir des conditions de déclenchement pour charger des signaux internes dans MATLAB à des fins de visualisation et d'analyse.

Présentation de HDL Verifier

Cosimulation HDL

Vérifiez du code HDL en utilisant MATLAB ou Simulink comme test bench. Incorporez du code HDL existant dans des simulations système grâce à la cosimulation avec des simulateurs HDL, notamment ModelSim et Questa de Siemens EDA, Cadence Xcelium et le simulateur Xilinx Vivado.

Documentation | Exemples

Génération d'un environnement UVM

Générez des test benches UVM (Universal Verification Methodology) à partir de modèles Simulink. Générez des séquences UVM, des scoreboards et des prédicteurs, et intégrez-les à des test benches de production.

Documentation | Exemples

Générer des composants SystemVerilog

Générez des composants de SystemVerilog DPI à partir de fonctions MATLAB ou de sous-systèmes Simulink pour les utiliser dans des environnements de vérification fonctionnelle tels que Synopsys VCS^®, Cadence Xcelium et ModelSim^®, ou Questa^® de Siemens EDA.

MATLAB : Documentation | Exemples

Simulink : Documentation | Exemples

FPGA-in-the-Loop

Utilisez des test benches MATLAB ou Simulink pour tester des implémentations HDL s'exécutant sur des cartes FPGA. Connectez automatiquement votre ordinateur hôte aux cartes FPGA Xilinx, Intel^® et Microchip^® via Ethernet, JTAG ou PCI Express^®.

Documentation | Exemples

Capture d'écran de HDL Workflow Advisor vérifiant du code HDL généré à partir de HDL Coder.

Intégration avec la génération de code HDL

Effectuez une vérification automatisée du code HDL généré par HDL Coder™ à partir de l'outil HDL Workflow Advisor en utilisant la cosimulation HDL ou les tests en mode FPGA-in-the-Loop.

Documentation | Exemples

Gestionnaire AXI

Accédez à des mémoires embarquées à partir de MATLAB ou Simulink via JTAG, Ethernet ou PCI Express. Testez des algorithmes FPGA via l'accès en lecture ou en écriture aux registres AXI et transférez des fichiers volumineux de signaux ou d'images entre MATLAB ou Simulink et les emplacements de mémoires embarquées.

Documentation | Exemples (Xilinx, Intel)

Capture de données FPGA

Capturez des signaux à grande vitesse à partir de designs s'exécutant sur un FPGA et chargez-les automatiquement dans MATLAB pour les afficher et les analyser. Analysez les signaux tout au long de votre design pour vérifier le comportement attendu ou examiner les anomalies.

Documentation | Exemples

Illustration de la génération d'un modèle au niveau transactionnel (TLM).

Génération d'un TLM

Générez des modèles de prototypes virtuels SystemC à l'aide d'interfaces 2.0 de TLM pour les utiliser lors de simulations de plateformes virtuelles.

Documentation | Exemples

Ressources liées au produit :

Documentation Exemples de code Vidéos Configuration requise Notes de version Outils et hardware EDA supportés

« Simulink nous permet de réduire de moitié le temps que nous dédions à la production manuelle de test benches UVM, de test de séquences et de scoreboards, nous laissant ainsi plus de temps pour nous concentrer sur l'application et innover. Nos ASIC destinés aux applications automobiles s'appuient sur la méthode UVM pour la vérification de la production, et MATLAB et Simulink simplifient la tâche fastidieuse que représente le développement des algorithmes de ces équipements. »
Khalid Chishti, responsable du développement des ASIC, Allegro MicroSystems