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Génération de code HDL

Générer du code HDL à partir de modèles Simulink® et de code MATLAB®

Les fonctionnalités de HDL Coder™ permettent d’implémenter des designs de systèmes de communications sur des FPGA ou des ASIC. Vous pouvez générer du code VHDL® et Verilog® synthétisable et portable mais aussi des test benches VHDL et Verilog pour simuler, tester et vérifier rapidement le code généré. Vous pouvez générer du code à partir de designs Simulink ou MATLAB. Les éléments supportés comprennent la détection et la correction des erreurs, la modulation, les filtres, les opérations mathématiques et sur les signaux ainsi que d’autres algorithmes optimisés en termes d’utilisation des ressources et de performance, par exemple le bloc NCO (DSP HDL Toolbox). Pour un exemple simple montrant comment générer du code HDL, veuillez consulter Programmable FIR Filter for FPGA.

Pour débugger vos designs dans Simulink ou MATLAB, utilisez l’affichage de formes d’onde dans Logic Analyzer.

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Outil de visualisation Simulink

Logic AnalyzerVisualize, measure, and analyze transitions and states over time

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