S-R Flip-Flop

Modéliser une bascule bistable S-R

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Bibliothèques :
Simulink Extras / Flip Flops

Description

Le bloc S-R Flip-Flop permet de modéliser une simple bascule bistable Set-Reset réalisée avec des portes NOR.

Le bloc S-R Flip-Flop a deux entrées, S et R : S signifie « Set » (définir) et R signifie « Reset » (réinitialiser). Il a deux sorties, Q et son complément !Q.

La table de vérité du bloc S-R Flip-Flop est présentée ci-dessous. Dans cette table de vérité, Q_n-1 est la sortie au pas de temps précédent.

Remarque

Le bloc S-R Flip-Flop traite une entrée non nulle comme vraie (1).

S	R	Q n	!Q n
0	0	Q n-1	!Q n-1
0	1	0	1
1	0	1	0
1	1	0	0

Quand S est à 1 et R est à 0, la bascule passe à l’état « set » (Q_n est égal à 1). Quand R est à 1 et S est à 0, la bascule passe à l’état « reset » (Q_n est égal à 0). Quand S et R sont tous les deux à 0, la bascule reste à l’état précédent (Q_n et égal à Q_n-1).

Conseil

Évitez l’état où R et S sont tous les deux à 1. Dans cet état, Q et !Q sont tous les deux égaux à 0. Cet état est indéfini car !Q n’est pas le complément de Q. Pour gérer cet état, vous pouvez utiliser le bloc J-K Flip-Flop.

Signaux logiques en tant que types de données booléens ou doubles

Le paramètre de configuration Implement logic signals as boolean data (vs. double) a une incidence sur les types de données d’entrée et de sortie du bloc S-R Flip-Flop car ce dernier est un sous-système masqué qui utilise le bloc Combinatorial Logic. Pour plus d’informations sur ce paramètre de configuration, consultez Implement logic signals as Boolean data (vs. double).

Ports

Entrée

S — Entrée Set

scalaire

Entrée Set, spécifiée en tant que scalaire, vecteur ou matrice.

Dépendances

Les types de données que le bloc S-R Flip-Flop accepte dépendent de la définition du paramètre de configuration Implement logic signals as boolean data (vs. double) :

• On : le bloc S-R Flip-Flop accepte uniquement les signaux scalaires réels de type boolean.

• Off : le bloc S-R Flip-Flop accepte les signaux scalaires réels de type boolean ou double (les deux entrées doivent être du même type).

Types de données : double | Boolean

R — Entrée Reset

scalaire

Entrée Reset, spécifiée en tant que scalaire, vecteur ou matrice.

Dépendances

Les types de données que le bloc S-R Flip-Flop accepte dépendent de la définition du paramètre de configuration Implement logic signals as boolean data (vs. double) :

• On : le bloc S-R Flip-Flop accepte uniquement les signaux scalaires réels de type boolean.

• Off : le bloc S-R Flip-Flop accepte les signaux scalaires réels de type boolean ou double (les deux entrées doivent être du même type).

Types de données : double | Boolean

Sortie(s)

Q — Signal de sortie Q

scalaire

Signal de sortie Q, avec les mêmes dimensions et type de données que l’entrée.

Types de données : double | Boolean

!Q — Signal de sortie !Q

scalaire

Signal de sortie !Q, avec les mêmes dimensions et type de données que l’entrée.

Types de données : double | Boolean

Paramètres

Initial condition (state of Q) — Valeur initiale de la sortie Q

0 (par défaut) | scalaire

Spécifiez la valeur initiale de la sortie Q. Une valeur non nulle est traitée comme vraie (1).

Utilisation programmatique

Paramètre de bloc : initial_condition

Type : vecteur de caractères

Valeurs : scalaires

Par défaut : '0'

Capacités étendues

Génération de code HDL

Générez du code VHDL, Verilog et SystemVerilog pour les designs FPGA et ASIC avec HLD Coder™.

HDL Coder™ fournit des options de configuration supplémentaires qui influent sur l’implémentation HDL et la logique synthétisée.

Architecture HDL

Ce bloc a une architecture HDL par défaut.

Propriétés de bloc HDL

Généralités
ConstrainedOutputPipeline	Nombre de registres à placer aux sorties en déplaçant les retards au sein de votre design. Le pipelining distribué ne redistribue pas ces registres. La valeur par défaut est 0. Pour en savoir plus, consultez ConstrainedOutputPipeline (HDL Coder).
InputPipeline	Nombre d’étapes de pipelines d’entrée à insérer dans le code généré. Le pipelining distribué et le pipelining de sortie sous contrainte peuvent déplacer ces registres. La valeur par défaut est 0. Pour en savoir plus, consultez InputPipeline (HDL Coder).
OutputPipeline	Nombre d’étapes de pipelines de sortie à insérer dans le code généré. Le pipelining distribué et le pipelining de sortie sous contrainte peuvent déplacer ces registres. La valeur par défaut est 0. Pour en savoir plus, consultez OutputPipeline (HDL Coder).

Historique des versions

Introduit dans R2008b

Voir aussi

J-K Flip-Flop | Clock | D Latch | D Flip-Flop