Assertion

Vérifier si le signal est de zéro

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Bibliothèques :
Simulink / Model Verification
HDL Coder / Model Verification

Description

Le bloc Assertion vérifie si l’un des éléments du signal d’entrée est 0. Si tous les éléments ont une valeur autre que zéro, l’assertion est true (1) et le bloc n’effectue aucune opération. Dans les autres cas de figure, par défaut, le bloc interrompt la simulation et renvoie un message d’erreur.

Exemples

Temperature Control System Communicating with Messages

Distributed control of room temperatures by processing messages from room thermostats and communicating control commands using messages to different receivers.

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Ports

Entrée(s)

Port_1 — Signal d'entrée

scalaire | vecteur | matrice

Signal d’entrée vers la vérification d’assertion.

Types de données : half | single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean | fixed point | enumerated

Paramètres

Enable assertion — Activer ou désactiver la vérification

on (par défaut) | off

Lorsque ce paramètre est désélectionné, le bloc est désactivé et le modèle se comporte comme si le bloc n’existait pas. Pour activer ou désactiver tous les blocs de vérification, quel que soit le paramétrage de cette option, accédez à la fenêtre Configuration Parameters, cliquez sur Diagnostics > Data Validity, développez la section Advanced parameters et définissez Model Verification block enabling sur Enable all ou sur Disable all.

Utilisation programmatique

Paramètre : enabled

Type : string scalar ou vecteur de caractères

Valeurs : "on" | "off"

Par défaut : "on"

Simulation callback when assertion fails — Expression à évaluer en cas d’échec de l’assertion

"" (par défaut) | Expression MATLAB

Spécifiez l’expression MATLAB^® à évaluer lorsque l’assertion échoue. Étant donné que l’expression est évaluée dans l’espace de travail MATLAB, vous devez définir toutes les variables utilisées dans l’expression dans cet espace de travail.

Dépendances

Pour activer ce paramètre, sélectionnez Enable assertion.

Utilisation programmatique

Paramètre : AssertionFailFcn

Type : string scalar ou vecteur de caractères

Par défaut : ''

Stop simulation when assertion fails — Arrêter ou non la simulation en cas d’échec de la vérification

on (par défaut) | off

Sélectionnez ce paramètre pour arrêter la simulation lorsque la vérification échoue. Désélectionnez-le pour afficher un avertissement et poursuivre la simulation.

Utilisation programmatique

Paramètre : stopWhenAssertionFail

Type : string scalar ou vecteur de caractères

Valeurs : "on" | "off"

Par défaut : "on"

Sample time (-1 for inherited) — Intervalle entre échantillons

-1 (par défaut) | scalaire | vecteur

Spécifiez l’intervalle de temps entre échantillons. Pour hériter du pas d’échantillonnage, définissez ce paramètre sur -1. Pour plus d’informations, consultez Spécifier les pas d'échantillonnage.

Dépendances

Ce paramètre n’est visible que si vous le définissez sur une valeur différente de -1. Pour en savoir plus, consultez la rubrique Blocks for Which Sample Time Is Not Recommended.

Utilisation programmatique

Pour définir la valeur du paramètre du bloc de manière programmatique, utilisez la fonction set_param.

Paramètre :	SampleTime
Valeurs :	"-1" (par défaut) | scalar or vector in quotes

Caractéristiques des blocs

Types de données	Boolean | double | fixed point | half | integer | single
Traversée directe	non
Signaux multidimensionnels	oui
Signaux de taille variable	non
Détection des passages à zéro	non

Capacités étendues

Génération de code C/C++

Générez du code C et C++ avec Simulink® Coder™.

Pour plus d’informations sur la façon dont le code généré par Simulink^® Coder™ gère les blocs Model Verification, consultez Configure Model for Debugging (Simulink Coder).

Non recommandé pour le code de production.

Génération de code HDL

Générez du code VHDL, Verilog et SystemVerilog pour les designs FPGA et ASIC avec HLD Coder™.

HDL Coder™ fournit des options de configuration supplémentaires qui influent sur l’implémentation HDL et la logique synthétisée.

Architecture HDL

Architecture	Description
No HDL	Ne générez pas de code HDL pour ce bloc.

Propriétés de bloc HDL

PreserveUpstreamLogic

Contrôlez la suppression de logique non connectée. La valeur par défaut est off, ce qui signifie que la logique non connectée n’est pas préservée dans le code HDL. Pour en savoir plus, consultez PreserveUpstreamLogic (HDL Coder).

Génération de code PLC
Générez du texte structuré avec Simulink® PLC Coder™.

Conversion en virgule fixe
Concevez et simulez des systèmes en virgule fixe avec Fixed-Point Designer™.

Historique des versions

Introduit avant R2006a

Voir aussi

Check Dynamic Lower Bound | Check Dynamic Upper Bound | Check Static Lower Bound | Check Static Upper Bound