Deep Learning HDL Toolbox

Prototyper et déployer des réseaux de Deep Learning sur FPGA et SoC

Deep Learning HDL Toolbox™ propose des fonctions et des outils pour prototyper et implémenter des réseaux de Deep Learning sur des cartes FPGA et SoC. La toolbox offre des bitstreams prédéfinis pour exécuter une variété de réseaux de Deep Learning sur les cartes FPGA et SoC Xilinx^® et Intel^® supportées. Les outils de profilage et d’estimation vous permettent de personnaliser un réseau de Deep Learning en explorant les compromis entre design, performances et utilisation des ressources.

Avec Deep Learning HDL Toolbox, vous pouvez personnaliser l’implémentation hardware de votre réseau de Deep Learning, et générer du code Verilog^® et VHDL^® portable et synthétisable pour le déployer sur n’importe quel FPGA (avec HDL Coder™ et Simulink^®)

En savoir plus:

Inférence de Deep Learning sur des FPGA
Inférences basées sur des FPGA dans MATLAB
Personnalisation de réseau
Déploiement d'implémentations RTL personnalisées

Inférence de Deep Learning sur des FPGA

Prototypez et déployez des réseaux de Deep Learning sur des cartes FPGA pour un déploiement en périphérie.

Processeur de Deep Learning programmable

Cette toolbox comprend un processeur de Deep Learning qui comporte une convolution générique et des couches entièrement connectées contrôlées par une logique d'ordonnancement. Ce processeur de Deep Learning effectue des inférences basées sur des FPGA pour les réseaux développés avec Deep Learning Toolbox™. Des interfaces mémoire à haute bande passante accélèrent les transferts en mémoire des données des couches et de pondération.

Architecture du processeur de Deep Learning

Réseaux et couches actuellement supportés

Le processeur de Deep Learning comprend des modules génériques de convolution et de traitement entièrement connectés et programmés pour exécuter le réseau spécifié.

Architecture du processeur de Deep Learning

Compilation et déploiement

Compilez votre réseau de Deep Learning en un ensemble d'instructions qui seront exécutées par le processeur. Déployez sur le FPGA et réalisez des prédictions tout en collectant des métriques de performances sur carte.

Déployer un réseau d'apprentissage par transfert pour la détection de voies de circulation

Comparer AlexNet, VGG-19 et DarkNet-19 pour la classification d'images sur FPGA

Détection de véhicules avec YOLO v2 sur FPGA

Compilez votre réseau de Deep Learning en un ensemble d'instructions à déployer sur le processeur.

Compilation et déploiement d'un réseau YOLO v2

Débuter avec des bitstreams prédéfinis

Prototypez votre réseau sans programmation de FPGA avec les bitstreams disponibles pour les kits de développement FPGA les plus courants.

Essayer le Deep Learning sur FPGA avec seulement cinq lignes de code MATLAB supplémentaires

Support pour les cartes FPGA et SoC Xilinx dans Deep Learning HDL Toolbox

Support des FPGA et SoC d’Intel dans Deep Learning HDL Toolbox

Utiliser MATLAB pour le prototypage d'un réseau de Deep Learning sur FPGA Xilinx

Inférences basées sur des FPGA dans MATLAB

Exécutez des inférences de Deep Learning sur FPGA à partir de MATLAB.

Création d'un réseau pour le déploiement

Commencez par utiliser Deep Learning Toolbox pour concevoir, entraîner et analyser votre réseau de Deep Learning pour des tâches comme la détection ou la classification d'objets. Vous pouvez également commencer par importer un réseau entraîné ou des couches d'autres frameworks.

Apprentissage par transfert avec AlexNet

Créer un réseau simple de Deep Learning pour la classification

Importer, exporter et personnaliser le Deep Learning

Le Deep Learning avec MATLAB : apprentissage par transfert en 10 lignes de code MATLAB

Déploiement de votre réseau sur le FPGA

Après avoir créé votre réseau entraîné, utilisez la commande deploy pour programmer le FPGA avec le processeur de Deep Learning et l'interface Ethernet ou JTAG. Puis utilisez la commande compile pour générer un ensemble d'instructions pour votre réseau entraîné sans avoir à reprogrammer le FPGA.

Introduction au déploiement FPGA du Deep Learning sur Xilinx ZCU102 SoC avec Ethernet

Introduction au déploiement FPGA du Deep Learning sur Intel Arria 10 SoC avec JTAG

Déploiement rapide basé sur Ethernet

Utilisation de MATLAB pour configurer la carte et l'interface, compiler le réseau et le déployer sur FPGA

Utiliser MATLAB pour configurer la carte et l'interface, compiler le réseau et le déployer sur FPGA.

Exécution d'inférences basées sur des FPGA dans votre application MATLAB

Exécutez l'ensemble de votre application dans MATLAB^®, y compris votre test bench, les algorithmes de prétraitement et de post-traitement, et les inférences de Deep Learning sur FPGA. La commande MATLAB predict suffit pour effectuer des inférences sur le FPGA et renvoyer les résultats dans l'espace de travail MATLAB.

Réseau entraîné et personnalisé pour la détection de défauts

Déployer un réseau entrainé d'apprentissage par transfert pour la détection de voies de circulation

Boucle MATLAB qui capture une image, opère un prétraitement en la redimensionnant pour AlexNet, effectue des inférences de Deep Learning sur le FPGA, puis la post-traite et affiche les résultats.

Exécuter des applications MATLAB qui effectuent des inférences de Deep Learning sur FPGA.

Personnalisation de réseau

Réglez votre réseau de Deep Learning pour répondre aux exigences spécifiques de l'application sur votre FPGA ou SoC cible.

Profiler des inférences FPGA

Mesurez la latence au niveau des couches lorsque vous réalisez des prédictions sur le FPGA pour identifier les goulots d'étranglement dans les performances.

Profiler les performances d'inférence sur FPGA

Profiler Logonet sur Intel Arria 10 SoC

Métriques de profilage d'inférence de Deep Learning

Profiler l'inférence de réseau de Deep Learning sur un FPGA à partir de MATLAB.

Ajuster le design du réseau

Ajustez la configuration de votre réseau avec Deep Learning Toolbox, en utilisant les métriques de profil. Utilisez par exemple Deep Network Designer pour ajouter ou supprimer des couches, ou créer de nouvelles connexions.

Construire, visualiser et modifier des réseaux de Deep Learning de manière interactive (3:54)

Utiliser seulement les couches de convolution d'un réseau Resnet-50 sur un FPGA

Deep Network Designer

Réaliser le prototypage et l'ajustement d'un réseau de Deep Learning sur FPGA

Quantification du Deep Learning

Optimisez l'utilisation des ressources en quantifiant votre réseau de Deep Learning vers une représentation virgule fixe. Analysez les compromis entre la précision et l'utilisation des ressources avec le support package Model Quantization Library.

Quantification virgule fixe d'un réseau de Deep Learning

Qu'est-ce que la quantification int8 et pourquoi est-elle populaire pour les réseaux de neurones profonds ?

Classifier des images sur FPGA en utilisant un réseau DAG quantifié

Quantification et déploiement de réseaux profonds avec Deep Learning Toolbox Model Quantization Library

Déploiement d'implémentations RTL personnalisées

Déployez des implémentations RTL personnalisées du processeur de Deep Learning sur n'importe quel FPGA, ASIC ou SoC avec HDL Coder.

Configuration personnalisée du processeur de Deep Learning

Précisez les options d'architecture hardware pour l'implémentation du processeur de Deep Learning, comme le nombre de threads parallèles ou la taille maximale des couches.

Workflow de configuration du processeur personnalisé

Importer, exporter et personnaliser des réseaux de Deep Learning

Générer du code HDL pour un processeur Deep Learning

Générer du RTL synthétisable

Utilisez HDL Coder pour générer du RTL synthétisable à partir du processeur de Deep Learning pour une utilisation dans différentes cartes et workflows d'implémentation. Réutilisez le même processeur de Deep Learning pour le prototypage et le déploiement en production.

Configurer et générer un processeur de Deep Learning personnalisé

Générer un bitstream personnalisé

La classe dlhdl.BuildProcessor génère du RTL synthétisable à partir du processeur de Deep Learning personnalisé.

Générer du RTL synthétisable à partir du processeur de Deep Learning

Générer des coeurs IP pour l'intégration

Lorsque HDL Coder génère le RTL à partir du processeur de Deep Learning, il génère également un coeur IP avec des interfaces AXI standard pour l'intégration dans votre design de référence SoC.

Introduction au processus de codesign hardware-software pour la plateforme Xilinx Zynq UltraScale+ MPSoC

Introduction au processus de codesign hardware-software pour les cartes SoC Intel