Compare To Constant

Déterminer comment comparer le signal à la constante spécifiée

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Bibliothèques :
Simulink / Logic and Bit Operations
HDL Coder / Logic and Bit Operations

Description

Le bloc Compare To Constant compare un signal d’entrée à une constante. Spécifiez la constante dans le paramètre Constant value. Spécifiez comment comparer l’entrée à la valeur constante avec le paramètre Operator.

Exemples

Illustration of Law of Large Numbers

Use MATLAB System blocks to illustrate the law of large numbers.

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Ports

Entrée(s)

Port_1 — Signal d'entrée

scalaire | vecteur | matrice

Le signal d’entrée (spécifié en tant que scalaire, vecteur ou matrice) est comparé à la constante. Le bloc convertit d’abord son paramètre Constant value au type de données d’entrée, puis effectue l’opération spécifiée.

Types de données : half | single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean | fixed point | enumerated | bus

Sortie(s)

Port_1 — Signal de sortie

0 | 1 | vecteur | matrice

La sortie est 0 si la comparaison est false, et 1 si la comparaison est true.

Types de données : uint8 | Boolean

Paramètres

Operator — Opérateur logique

<= (par défaut) | == | ~= | < | >= | >

Ce paramètre peut avoir les valeurs suivantes :

• == : déterminer si l’entrée est égale à la constante spécifiée.

• ~= : déterminer si l’entrée n’est pas égale à la constante spécifiée.

• < : déterminer si l’entrée est inférieure à la constante spécifiée.

• <= : déterminer si l’entrée est inférieure ou égale à la constante spécifiée.

• > : déterminer si l’entrée est supérieure à la constante spécifiée.

• >= : déterminer si l’entrée est supérieure ou égale à la constante spécifiée.

Utilisation programmatique

Paramètre de bloc : relop

Type : vecteur de caractères

Valeurs : '==' | '~='| '<' |'<='| '>='| '>'

Par défaut : '<='

Constant value — Constante à laquelle effectuer la comparaison

constante

Spécifiez la valeur constante à laquelle l’entrée doit être comparée.

Utilisation programmatique

Paramètre de bloc : const

Type : vecteur de caractères

Valeur : scalaire | vecteur | matrice | tableau nD

Par défaut : '3.0'

Output data type — Type de données de la sortie

boolean (par défaut) | uint8

Spécifiez le type de données de la sortie, boolean ou uint8.

Utilisation programmatique

Paramètre de bloc : OutDataTypeStr

Type : vecteur de caractères

Valeurs : 'boolean' | 'uint8'

Par défaut : 'boolean'

Enable zero-crossing detection — Sélectionner pour activer la détection des passages par zéro

'on' (par défaut) | 'off'

Sélectionnez pour activer la détection des passages par zéro. Pour plus d’informations, consultez Zero-Crossing Detection.

Utilisation programmatique

Paramètre de bloc : ZeroCross

Type : vecteur de caractères

Valeurs : 'off' | 'on'

Par défaut : 'on'

Caractéristiques des blocs

Types de données	Boolean | double | enumerated | fixed point | half | integer | single
Traversée directe	oui
Signaux multidimensionnels	oui
Signaux de taille variable	oui
Détection des passages à zéro	oui

En savoir plus

Couverture du modèle

Si vous disposez d’une licence Simulink^® Coverage™, le bloc Compare To Constant reçoit la couverture des conditions.

Mesures de couverture des conditions :

• Nombre de fois où la comparaison entre l’entrée et la constante spécifiée est vraie

• Nombre de fois où la comparaison entre l’entrée et la constante spécifiée est fausse

Si vous sélectionnez la mesure de couverture Relational boundary (Simulink Coverage), le bloc Compare To Constant reçoit la couverture des limites relationnelles. Pour plus d’informations, consultez Relational Boundary Coverage (Simulink Coverage).

Capacités étendues

Génération de code C/C++
Générez du code C et C++ avec Simulink® Coder™.

Génération de code HDL

Générez du code VHDL, Verilog et SystemVerilog pour les designs FPGA et ASIC avec HLD Coder™.

HDL Coder™ fournit des options de configuration supplémentaires qui influent sur l’implémentation HDL et la logique synthétisée.

Architecture HDL

Ce bloc a une architecture HDL par défaut.

Propriétés de bloc HDL

ConstrainedOutputPipeline	Nombre de registres à placer aux sorties en déplaçant les retards au sein de votre design. Le pipelining distribué ne redistribue pas ces registres. La valeur par défaut est 0. Pour en savoir plus, consultez ConstrainedOutputPipeline (HDL Coder).
InputPipeline	Nombre d’étapes de pipelines d’entrée à insérer dans le code généré. Le pipelining distribué et le pipelining de sortie sous contrainte peuvent déplacer ces registres. La valeur par défaut est 0. Pour en savoir plus, consultez InputPipeline (HDL Coder).
OutputPipeline	Nombre d’étapes de pipelines de sortie à insérer dans le code généré. Le pipelining distribué et le pipelining de sortie sous contrainte peuvent déplacer ces registres. La valeur par défaut est 0. Pour en savoir plus, consultez OutputPipeline (HDL Coder).

Support des données complexes

Ce bloc supporte la génération de code pour les signaux complexes.

Génération de code PLC
Générez du texte structuré avec Simulink® PLC Coder™.

Conversion en virgule fixe
Concevez et simulez des systèmes en virgule fixe avec Fixed-Point Designer™.

Historique des versions

Introduit avant R2006a

Voir aussi

Compare To Zero | Logical Operator | Combinatorial Logic