La traduction de cette page n'est pas à jour. Cliquez ici pour voir la dernière version en anglais.

Sign

Indiquer le signe d’une entrée

• 

Bibliothèques :
Simulink / Math Operations
HDL Coder / HDL Floating Point Operations
HDL Coder / Math Operations

Description

Pour les entrées réelles, le bloc Sign génère le signe de l’entrée :

Entrée	Sortie(s)
Supérieure à zéro	1
Égale à zéro	0
Inférieure à zéro	–1

Lorsque l’entrée u est un scalaire complexe, la sortie du bloc correspond au résultat MATLAB^® de :

sign(u) = u./ abs(u)

(1)

Exemples

Comportement du bloc Sign pour les entrées réelles

Cet exemple montre que lorsque l’entrée est un vecteur ou une matrice, le bloc génère en sortie un vecteur ou une matrice dont chaque élément est le signe de l’élément en entrée correspondant.

model='ex_sign_block_matrix_input_real.slx';
open_system(model)

Comportement du bloc Sign pour les problèmes complexes

Cet exemple montre que lorsqu’un élément d’un vecteur ou d’une matrice en entrée est complexe, le bloc utilise la même formule que pour une entrée scalaire.

model='ex_sign_block_matrix_input_complex.slx';
open_system(model)

Exemples étendus

Model Fault-Tolerant Fuel Control System

Combine Stateflow® and Simulink® capabilities to model hybrid systems. This type of modeling is particularly useful for systems that have numerous possible operational modes based on discrete events. Traditional signal flow is handled in Simulink while changes in control configuration are implemented in Stateflow. The model described in this example represents a fuel control system for a gasoline engine. The system is robust in that it detects individual sensor failures, and the control system is dynamically reconfigured for uninterrupted operation.

• Ouvrir le modèle

Model Stick-Slip Friction and Hard Stops in Mass-Spring-Damper System

One way you can incorporate hard stops and friction changes from stick-slip motion into a mass-spring-damper model.

• Ouvrir le live script

Ports

Entrée(s)

Port_1 — Signal d'entrée

scalaire | vecteur | matrice

Signal d’entrée dont le signe déterminera la sortie.

Le bloc ne supporte les signaux d’entrée complexes que pour les types de données à virgule flottante double et single.

Types de données : single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean | fixed point
Support des nombres complexes : Oui

Sortie(s)

Port_1 — Signal de sortie

scalaire | vecteur | matrice

Signal de sortie qui est le signe du signal d’entrée.

Types de données : single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean
Support des nombres complexes : Oui

Paramètres

Enable zero-crossing detection — Activer la détection des passages par zéro

on (par défaut) | off

Sélectionnez pour activer la détection des passages par zéro. Pour plus d’informations, consultez Zero-Crossing Detection.

Utilisation programmatique

Paramètre de bloc : ZeroCross

Type : vecteur de caractères | chaîne de caractères

Valeurs : 'off' | 'on'

Par défaut : 'on'

Sample time (-1 for inherited) — Intervalle entre échantillons

-1 (par défaut) | scalaire | vecteur

Spécifiez l’intervalle de temps entre échantillons. Pour hériter du pas d’échantillonnage, définissez ce paramètre sur -1. Pour plus d’informations, consultez Spécifier les pas d'échantillonnage.

Dépendances

Ce paramètre n’est visible que si vous le définissez sur une valeur différente de -1. Pour en savoir plus, consultez la rubrique Blocks for Which Sample Time Is Not Recommended.

Utilisation programmatique

Pour définir la valeur du paramètre du bloc de manière programmatique, utilisez la fonction set_param.

Paramètre :	SampleTime
Valeurs :	"-1" (par défaut) | scalar or vector in quotes

Caractéristiques des blocs

Types de données	Boolean | double | fixed point | integer | single
Traversée directe	oui
Signaux multidimensionnels	non
Signaux de taille variable	non
Détection des passages à zéro	oui

Capacités étendues

Génération de code C/C++
Générez du code C et C++ avec Simulink® Coder™.

Génération de code HDL

Générez du code VHDL, Verilog et SystemVerilog pour les designs FPGA et ASIC avec HLD Coder™.

HDL Coder™ fournit des options de configuration supplémentaires qui influent sur l’implémentation HDL et la logique synthétisée.

Architecture HDL

Ce bloc a une architecture HDL par défaut.

Propriétés de bloc HDL

ConstrainedOutputPipeline	Nombre de registres à placer aux sorties en déplaçant les retards au sein de votre design. Le pipelining distribué ne redistribue pas ces registres. La valeur par défaut est 0. Pour en savoir plus, consultez ConstrainedOutputPipeline (HDL Coder).
InputPipeline	Nombre d’étapes de pipelines d’entrée à insérer dans le code généré. Le pipelining distribué et le pipelining de sortie sous contrainte peuvent déplacer ces registres. La valeur par défaut est 0. Pour en savoir plus, consultez InputPipeline (HDL Coder).
OutputPipeline	Nombre d’étapes de pipelines de sortie à insérer dans le code généré. Le pipelining distribué et le pipelining de sortie sous contrainte peuvent déplacer ces registres. La valeur par défaut est 0. Pour en savoir plus, consultez OutputPipeline (HDL Coder).

Support des données complexes

Ce bloc supporte la génération de code pour les signaux complexes.

Génération de code PLC
Générez du texte structuré avec Simulink® PLC Coder™.

Conversion en virgule fixe
Concevez et simulez des systèmes en virgule fixe avec Fixed-Point Designer™.

Historique des versions

Introduit avant R2006a

Voir aussi

Abs