Détecter et éliminer les bugs
Simulink® Design Verifier™ utilise des méthodes formelles pour identifier les erreurs de design difficilement détectables dans les modèles sans nécessiter de tests poussés ou de simulations. Parmi les erreurs de design détectées, citons les erreurs run-time, telles que le dépassement d’entier, la division par zéro, les violations des assertions de design et les erreurs logiques révélant la présence de conditions de fonctionnement qui ne peuvent pas être établies. Vous utilisez Simulink Design Verifier pour mettre en surbrillance les blocs d’un modèle contenant des erreurs de design et ceux dont il est prouvé qu’ils n’en contiennent pas. Pour chaque bloc comportant une erreur, vous calculez les limites de la plage du signal et générez un vecteur de test qui reproduit l’erreur lors de la simulation.
Fondamentaux de la détection des erreurs de design
Catégories
- Détecter et éliminer les erreurs run-time
Détecter les erreurs de design, générer des contre-exemples
- Détecter et débugger les erreurs logiques
Identifier les erreurs logiques dans votre modèle par le biais d’une détection de logique morte
Sélection d՚exemples
Detect Integer Overflow Errors
Detect integer overflow errors in a model by using design error detection analysis. Simulink® Design Verifier™ identifies the model constructs that may result in integer overflows and then either proves that the integer overflow cannot occur during simulation or generates test cases that demonstrates the integer overflow error.
Detect Out of Bound Array Access Example Model
Detect out of bound array access errors in a model.
Analyze Results for Dead Logic Analysis
Demonstrates how to isolate potential causes of dead logic using the sldvexCommonCausesOfDeadLogic model. Dead logic detection finds unreachable objectives in the model that cause the model element to remain inactive.
