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Spécifier et vérifier les exigences de design

Vérifier le design par rapport aux exigences, affiner les contre-exemples en utilisant des hypothèses d’entrée

Les exigences de sécurité définissent les comportements indésirables dans un modèle. Simulink® Design Verifier™ utilise la preuve de propriété pour vérifier que les propriétés associées aux exigences du modèle sont valables pour toutes les valeurs d’entrée possibles ou propose des contre-exemples menant à des infractions. Vous utilisez Simulink Design Verifier pour modéliser les exigences de design en tant que propriétés, puis Prove Properties in a Model.

Blocs

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Proof AssumptionConstrain signal values when proving model properties
Proof ObjectiveDefine objectives that signals must satisfy when proving model properties
AssertionCheck whether signal is zero
DetectorDetect true duration on input and construct output true duration based on output type
ExtenderExtend true duration of input
ImpliesSpecify condition that produces a certain response
Within ImpliesVerify response occurs within desired duration
Verification SubsystemSpecify proof or test objectives without impacting simulation results or generated code

Fonctions

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sldv.assumeProof assumption function for Stateflow charts and MATLAB Function blocks
sldv.proveProof objective function for Stateflow charts and MATLAB Function blocks
sldvextractExtract subsystem or subchart contents into new model for analysis
sldvoptionsCreate design verification options object
sldvrunAnalyze model
sldvreportGenerate Simulink Design Verifier report

Rubriques

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Modélisation des exigences pour la vérification et la validation

Vérification par la preuve de la propriété

Sélection d՚exemples