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Spécifier et vérifier les exigences de design

R2026b
Vérifier le design par rapport aux exigences, affiner les contre-exemples en utilisant des hypothèses d’entrée

Les exigences de sécurité définissent les comportements indésirables dans un modèle. Simulink® Design Verifier™ utilise la preuve de propriété pour vérifier que les propriétés associées aux exigences du modèle sont valables pour toutes les valeurs d’entrée possibles ou propose des contre-exemples menant à des infractions. Vous utilisez Simulink Design Verifier pour modéliser les exigences de design en tant que propriétés, puis Prove Properties in a Model.

Blocs

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Proof Assumption blockProof AssumptionConstrain signal values when proving model properties
Proof Objective blockProof ObjectiveDefine objectives that signals must satisfy when proving model properties
Assertion blockAssertionVérifier si le signal est de zéro
Detector blockDetectorDetect true duration on input and construct output true duration based on output type
Extender blockExtenderExtend true duration of input
Implies blockImpliesSpecify condition that produces a certain response
Within Implies blockWithin ImpliesVerify response occurs within desired duration
Verification Subsystem blockVerification SubsystemSpecify proof or test objectives without impacting simulation results or generated code

Fonctions

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sldv.assumeProof assumption function for Stateflow charts and MATLAB Function blocks
sldv.proveProof objective function for Stateflow charts and MATLAB Function blocks
sldvextractExtract subsystem or subchart contents into new model for analysis
sldvoptionsCreate Simulink Design Verifier options object
sldvrunRun Simulink Design Verifier analysis on model
sldvreportGenerate Simulink Design Verifier report

Rubriques

Sélection d՚exemples