Préparer et analyser un modèle
Utilisez Simulink® Design Verifier™ pour guider le processus de design lors du design de votre modèle. Évitez les bugs potentiels en effectuant des analyses itératives au fur et à mesure que vous mettez à jour votre modèle. Si vous disposez déjà d’un design existant dans Simulink, configurez des parties de votre design pour l’analyse Simulink Design Verifier.
Si vous disposez d’un modèle, d’un sous-système ou d’un sous-modèle existant dans Simulink, configurez des parties de votre design pour l’analyse Simulink Design Verifier. Pour obtenir des résultats optimaux avec un modèle volumineux ou complexe, utilisez l’approche ascendante en commençant par analyser les composants les plus petits.
Fondamentaux de l’analyse de modèles
Catégories
- Analyser un modèle ou un sous-système
Préparer un modèle ou un sous-système à l’analyse, effectuer l’analyse
- Éliminer les incompatibilités de modèles ou les délais d’expiration d’analyse
Ajuster votre modèle, les paramètres du modèle ou les options d’analyse pour mieux analyser votre modèle
- Configuration des paramètres
Vue d’ensemble de la configuration des paramètres pour l’analyse Simulink Design Verifier
- Réduire la complexité du modèle
Analyser des modèles volumineux au moyen d’une approche ascendante, en définissant des règles de remplacement des blocs
- Bonnes pratiques pour une analyse Simulink Design Verifier
Bonnes pratiques, hypothèses et limites de support pour une analyse Simulink Design Verifier
Sélection d՚exemples
Simulate Harness Model with Signal Editor Inputs Block
Generate model coverage report by simulating the test harness model with the Signal Editor Inputs block. You can simulate a single test case or counterexample by selecting the active scenario in the Signal Editor dialog box. For more information see, Simulate Harness Model by Using the Signal Editor Inputs Block.
Test Condition Block
Constrain input values. The Test Condition block forces the input value to be either 0 or 1.
Test Objective Block
The use of two custom Test Objective blocks. The block "True" forces the output signal to be 2. The block "Edge" inside "Masked Objective" specifies that the output signal transition from 2 to 1.
Use Observer Reference Block for Test Case Generation
Generate test cases using Observer Reference blocks.
Generate Parameters Values
Tune parameters using parameter configuration file for Simulink® Design Verifier™ analysis. The model contains the parameter control_mode that enables the active controller and selects its output to be the model output. Simulink Design Verifier treats this parameter as an input that is constrained to be either 1 or 2 and generates the appropriate value for each test case.
Debounce Temporal Properties
Model temporal system requirements for property proving and test case generation using Simulink® Design Verifier™ Temporal Operator blocks.
Power Window Controller Temporal Properties
Model temporal system requirements in a power window controller model for property proving and test case generation using Simulink® Design Verifier™ Temporal Operator blocks.
