Réduire la complexité du modèle
Le logiciel Simulink® Design Verifier™ est le plus efficace pour analyser des modèles volumineux au moyen d’une approche ascendante. Dans cette approche, le logiciel commence par analyser les plus petits composants du modèle, ce qui peut être plus rapide qu’en appliquant les réglages par défaut. Une approche ascendante offre plusieurs avantages :
Elle vous permet de résoudre les problèmes qui ralentissent la détection des erreurs, la génération de tests ou la preuve de propriété dans un environnement contrôlé.
Il est plus efficace de résoudre les problèmes liés aux petits composants du modèle avant d’analyser le modèle dans son ensemble, en particulier si votre modèle comporte des composants inaccessibles que vous ne pouvez découvrir que dans le contexte du modèle.
Vous pouvez débugger plus rapidement en identifiant et en corrigeant les problèmes de manière itérative.
Si un composant singulier du modèle présente un problème (par exemple, un composant est inaccessible lors d’une simulation), il peut empêcher le logiciel de générer des tests pour tous les objectifs d’un modèle volumineux.
Si vous souhaitez contourner les limites de compatibilité de votre modèle ou personnaliser les éléments du modèle en vue de l’analyse, vous pouvez utiliser les règles de remplacement de blocs Simulink Design Verifier. Si vous souhaitez générer des valeurs supplémentaires pour les paramètres de votre modèle au cours de l’analyse, utilisez Simulink Design Verifier.
Fonctions
sldvblockreplacement | Replace blocks for analysis |
sldvexporttoversion | Exports a data file for use in a previous version of Simulink Design Verifier (depuis R2024a) |
Rubriques
Réduire la complexité du modèle
- Bottom-Up Approach to Model Analysis
Explains the benefits of analyzing a model starting with low-level elements. - Sources of Model Complexity
Describes model characteristics that may complicate an analysis. - Role of Approximations During Model Analysis
Approximations Simulink Design Verifier performs before beginning its analysis. - Logical Operations Short-circuiting
Explains how Simulink Design Verifier short-circuits logic blocks. - Extract Subsystems for Analysis
Explains how subsystems and atomic subcharts are extracted for individual analysis. - Manage Model Data to Simplify the Analysis
Simplify your model to simplify the Simulink Design Verifier analysis. - Partition Model Inputs for Incremental Test Generation
You can constrain the values of model inputs using the Simulink Design Verifier Test Condition block. - Analyzing Models with Large Verification State Space
Techniques to simplify the complexity of models with large verification state spaces. - Block Reduction
Explains how Simulink reduces blocks during simulation and how it affects the Simulink Design Verifier analysis.
Procéder à un remplacement de blocs
- What Is Block Replacement?
Brief overview of block replacements. - Built-In Block Replacements
Describes the factory default block replacement rules and library. - Template for Block Replacement Rules
Introduces a template for creating custom block replacement rules. - Block Replacements for Unsupported Blocks
This example shows how to use Simulink® Design Verifier™ functions to replace unsupported blocks and how to customize test vector generation for specific requirements.
