Formations MATLAB et Simulink

Détails de la formation

Cette formation de deux jours montre comment développer et configurer des modèles Simulink® et les déployer sur une carte Xilinx® Zynq®-7000 All Programmable SoC. Cette formation est destinée aux utilisateurs Simulink qui ont l'intention de générer, valider et déployer du code embarqué et du code HDL pour le codesign software/hardware avec Embedded Coder® et HDL Coder™.

Une carte ZedBoard™ est fournie à chaque participant et utilisée durant la formation. Vous repartirez avec cette carte à l'issu de cette formation.

Les thèmes comprennent :

  • Vue d'ensemble de la plateforme Zynq et de la configuration de son environnement
  • Introduction à Embedded Coder et HDL Coder
  • Génération et déploiement de cœur IP
  • Utilisation de l'interface AXI4-Stream
  • Vérification Processor-in-the-Loop (PIL)
  • Interface de données pour les applications temps réel
  • Intégration de pilotes de périphériques
  • Designs de référence personnalisés

Jour 1


Introduction à la plateforme Zynq et configuration de l'environnement

Objectif: Configurer la plateforme Zynq-7000 et l'environnement MATLAB.

  • Introduction à Zynq-7000
  • Préparation de la plateforme Zynq et des logiciels
  • Configurer l'environnement MATLAB
  • Tester la connectivité avec le hardware Zynq

Introduction à Embedded Coder et HDL Coder

Objectif: Configurer les modèles Simulink pour la génération automatique de code embarqué et comprendre le code généré.

  • Architecture d'une application embarquée
  • Génération de code ERT
  • Modules de code
  • Les structures de données du code généré
  • Configurer un modèle Simulink pour la génération de code HDL
  • Utiliser le HDL Workflow Advisor

Génération et déploiement de cœur IP

Objectif: Utiliser HDL Workflow Advisor pour la configuration de modèle Simulink, pour générer et compiler du code HDL et C, et le déployer vers la plateforme Zynq.

  • Configurer un sous-système pour la logique programmable
  • Configurer l'interface et les périphériques cibles
  • Génération de cœur IP et intégration avec SDK
  • Compiler et déployer le bitstream du FPGA
  • Générer et déployer un modèle d'interface logiciel
  • Réglages de paramètres en mode externe

Utilisation de l'interface AXI4

Objectif: Utiliser divers interfaces AXI pour la communication de données entre le processeur et la logique programmable.

  • Introduction à l'interface AXI
  • Applications AXI4-Lite
  • Utilisation du AXI4-Stream
  • Considérations sur les performances AXI4

Vérification processor-in-the-loop (PIL)

Objectif: Utiliser le PIL pour vérifier l'algorithme s'exécutant sur la plateforme Zynq et profiler le temps d'exécution de cet algorithme.

  • Le workflow processor-in-the-loop (PIL) sur Zynq
  • Vérification PIL avec les modèles de référence
  • Profiler le code exécuté avec le PIL
  • Considérations sur le PIL

Jour 2


Utilisation de l'interface AXI4

Objectif : Utiliser divers interfaces AXI pour la communication de données entre le processeur et la logique programmable.

  • Introduction à l'interface AXI
  • Applications AXI4-Lite
  • Utilisation du AXI4-Stream
  • Considérations sur les performances AXI4

Vérification processor-in-the-loop (PIL)

Objectif : Utiliser le PIL pour vérifier l'algorithme s'exécutant sur la plateforme Zynq et profiler le temps d'exécution de cet algorithme.

  • Le workflow processor-in-the-loop (PIL) sur Zynq
  • Vérification PIL avec les modèles de référence
  • Profiler le code exécuté avec le PIL
  • Considérations sur le PIL

Jour 3


Interface de données pour les applications temps réel

Objectif : Utiliser l'interface UDP pour le transfert de données entre Simulink et l'application temps réel s'exécutant sur la plateforme Zynq.

  • Aperçu de l'interface des données
  • Configurer les blocs UDP pour le transfert de données
  • Synchroniser les données entre Simulink et Zynq
  • Interface avec AXI Stream
  • Partitionnement du design
  • Considérations sur l'interface

Intégration de pilotes de cartes

Objectif : Développer des interfaces de pilote de carte pour intégrer les périphériques du système.

  • Workflow pour développer des pilotes
  • Utiliser le Legacy Code Tool
  • Interface GPIO
  • Compilation croisée de pilotes

Jour 4


Designs de référence personnalisés

Objectif : Créer et packager des IP réutilisables pour Vivado et enregistrer des cartes et des designs de référence personnalisés.

  • Motivations pour les designs de référence personnalisés
  • Création d'IP réutilisables pour Vivado
  • Aperçu des designs de référence
  • Personnaliser un design de référence
  • Enregistrer une carte et un design de référence personnalisés

Niveau: Intermédiaire

Durée: 4 demi-journées

Langues: English, 한국어