Formations MATLAB et Simulink

Détails de la formation

Cette formation de 2 jours montre comment générer et vérifier du code HDL depuis un modèle Simulink® avec HDL Coder™ et HDL Verifier™.

Les thèmes comprennent :

  • Préparation de modèles Simulink pour la génération de code HDL
  • Génération de code HDL et de testbench pour un modèle Simulink compatible
  • Optimisation de performances
  • Intégration de code HDL externe
  • Vérification du code HDL généré avec les test benches et la cosimulation

Jour 1


Préparer un modèle Simulink pour la génération de code HDL

Objectif: Préparation d'un modèle Simulink pour la génération de code HDL. Générer du code HDL et des test benches pour des modèles simples ne nécessitant d'aucune optimisation.

  • Préparation de modèles Simulink pour la génération de code HDL
  • Génération de code HDL
  • Génération de test bench
  • Vérification du code HDL généré avec un simulateur HDL

Contrôle de la précision en virgule fixe

Objectif: Etablir la correspondance entre le code HDL généré et les blocs du modèle Simulink. Utiliser le Fixed-Point Tool pour finaliser l'architecture du modèle.

  • Mise à l'échelle et héritage Fixed-Point
  • Workflow d'utilisation du Fixed-Point Designer
  • Fixed-Point Tool
  • Interface en ligne de commande

Génération de code HDL pour les modèles multitaux

Objectif: Apprendre à générer du code HDL pour des modèles multitaux.

  • Préparation d'un modèle multitaux pour la génération de code HDL
  • Génération de code HDL avec une ou plusieurs horloges
  • Compréhension et application des techniques utilisées pour le changement de domaine d'horloge

Jour 2


Optimisation du code HDL généré

Objectif: Utiliser les pipelines pour atteindre les exigences de temps d'exécution. Utiliser une implémentation matérielle spécifique et partager les ressources pour optimiser les performances.

  • Générer du code HDL avec le HDL Workflow Advisor
  • Atteindre les exigences de temps d'exécution avec le pipelining
  • Choisir une implémentation matérielle spécifique pour les blocs Simulink compatibles
  • Partager les ressources FPGA/ASIC dans les sous-systèmes
  • Vérifier que le code HDL optimisé est juste au bit et au cycle prêt
  • Mapper des blocs Simulink sur des ressources FPGA dédiées

Utilisation des flottants natifs

Objectif: Utilisation des nombres et des opérations à virgule flottante dans votre code HDL.

  • Quand et pourquoi utiliser les flottants natifs
  • Génération de code HDL indépendant de la cible avec HDL Coder
  • Comparaison entre virgule fixe et flottante
  • Optimisation de l'implémentation en virgule flottante

Interfacer du code HDL externe avec le code HDL généré

Objectif: Incorporer du code HDL écrit à la main et/ou donné par un fournisseur dans le code généré.

  • Interfacer du code HDL externe

Vérification de code HDL avec la cosimulation

Objectif: Vérifier votre code HDL avec un simulateur dans le modèle Simulink.

  • Vérification du code HDL généré avec HDL Coder
  • Comparaison de code HDL écrit à la main avec un modèle "golden reference"
  • Intégration de code HDL dans Simulink pour la simulation

Niveau: Avancé

Durée: 2 jours

Langues: English, 한국어

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