Génération du code HDL de modèles Simulink

Jour 1 sur 2

Préparer un modèle Simulink pour la génération de code HDL

Objectif: Préparation d'un modèle Simulink pour la génération de code HDL. Générer du code HDL et des test benches pour des modèles simples ne nécessitant aucune optimisation.

• Préparation de modèles Simulink pour la génération de code HDL
• Génération de code HDL
• Génération de test bench
• Vérification du code HDL généré avec un simulateur HDL

Contrôle de la précision en virgule fixe

Objectif: Etablir la correspondance entre le code HDL généré et les blocs du modèle Simulink. Utiliser Fixed-Point Tool pour finaliser l’architecture en virgule fixe du modèle.

• Mise à l'échelle et héritage Fixed-Point
• Workflow d'utilisation du Fixed-Point Designer
• Fixed-Point Tool
• Interface en ligne de commande

Génération de code HDL pour les modèles multitaux

Objectif: Apprendre à générer du code HDL pour des modèles multitaux. Comprendre différentes stratégies de modélisation pour implémenter des designs à fréquences échantillonnage multiples.

• Préparation d'un modèle multitaux pour la génération de code HDL
• Génération de code HDL avec une ou plusieurs horloges
• Vérification des designs à fréquences échantillonnage multiples avec la cosimulation
• Conception d’une interface de streaming simplifiée pour les applications à fréquences échantillonnage multiples

Jour 2 sur 2

Optimisation du code HDL généré

Objectif: Utiliser les pipelines pour atteindre les exigences de temps d'exécution. Utiliser une implémentation hardware spécifique et partager les ressources pour optimiser les performances.

• Générer du code HDL avec le HDL Workflow Advisor
• Atteindre les exigences de temps d'exécution avec le pipelining
• Choisir une implémentation matérielle spécifique pour les blocs Simulink compatibles
• Partager les ressources FPGA/ASIC dans les sous-systèmes
• Vérifier que le code HDL optimisé est juste au bit et au cycle prêt
• Mapper des blocs Simulink sur des ressources hardware dédiées du FPGA

Modéliser et optimiser les architectures de streaming

Objectif: Modéliser des architectures de streaming compatibles hardware avec des signaux de contrôle explicites. Inclure manuellement l’optimisation de la surface et du timing et assurer la propagation de la contre-pression.

• Modéliser une architecture de streaming entièrement parallèle
• Insérer des registres de pipeline dans un modèle à fréquence d’horloge
• Comprendre les étapes de modélisation entre une architecture parallèle et série
• Assurer un comportement de calage correct avec handshaking valide/prêt

Utilisation des flottants natifs

Objectif: Implémenter des valeurs et des opérations à virgule flottante dans votre code HDL.

• Quand et pourquoi utiliser les flottants natifs
• Génération de code HDL indépendant de la cible avec HDL Coder
• Comparaison entre virgule fixe et virgule flottante
• Optimisation des implémentations en virgule flottante

Interfacer du code HDL externe avec le code HDL généré

Objectif: Intégrer du code HDL existant dans votre design avec une interface de type boîte noire. Paramétrer le code HDL pour qu’il soit plus facile à réutiliser et à lire.

• Interfacer du code HDL externe
• Rendre le code plus facile à réutiliser et à lire