Génération de code HDL

Générer du code HDL à partir de MATLAB^® et de Simulink^®

Pour implémenter un design DSP sur des FPGA ou des ASIC, vous pouvez utiliser HDL Coder™ ou Filter Design HDL Coder™. Ces deux produits permettent de générer du code VHDL^® et Verilog^® synthétisable et portable mais aussi des test benches VHDL et Verilog pour simuler, tester et vérifier rapidement le code généré.

HDL Coder — Générez du code à partir de designs Simulink ou MATLAB. Les blocs supportés dans DSP System Toolbox™ et DSP HDL Toolbox comprennent des filtres, des opérations mathématiques et sur les signaux ainsi que d’autres algorithmes optimisés en termes d’utilisation des ressources et de performance, par exemple les blocs FFT (DSP HDL Toolbox), Discrete FIR Filter (DSP HDL Toolbox) et NCO (DSP HDL Toolbox). Pour un exemple simple montrant comment générer du code HDL avec HDL Coder, veuillez consulter Programmable FIR Filter for FPGA. Pour une présentation de DSP HDL Toolbox™, veuillez consulter Implement FFT Algorithm for FPGA (DSP HDL Toolbox).
Filter Design HDL Coder — Générez du code à partir de designs de filtres MATLAB. Vous pouvez accéder aux fonctionnalités de génération de code et de test benches depuis l’interface utilisateur « Generate HDL » ou en utilisant les options de lignes de commande. L’application Filter Designer intègre également ces fonctionnalités. Pour un exemple montrant comment générer du code HDL avec Filter Design HDL Coder, veuillez consulter HDL Butterworth Filter (Filter Design HDL Coder).

Pour débugger vos designs dans Simulink ou MATLAB, utilisez l’affichage de formes d’onde dans Logic Analyzer.

Outil de visualisation Simulink

Logic Analyzer

Visualize, measure, and analyze transitions and states over time

Rubriques

Find Blocks That Support HDL Code Generation
Filter for blocks that support HDL code generation in the Simulink library browser and in documentation.
High-Throughput HDL Algorithms (DSP HDL Toolbox)
Choose a block that supports frame-based processing for HDL code generation.
HDL Filter Architectures
HDL code generation parameters to control speed and area tradeoffs in filter architectures.
Subsystem Optimizations for Filters
Select resource sharing and pipeline optimization options.
Visualizing Multiple Signals Using Logic Analyzer
Visualize multiple signals of a programmable FIR filter by using a logic analyzer.
Generate HDL Code for Filter System Objects (Filter Design HDL Coder)
Learn about the specifics of HDL code generation from filter System objects.

Informations connexes

DSP HDL Toolbox

Exemples présentés

Programmable FIR Filter for FPGA

Implement a programmable FIR filter for hardware. You can program the filter to the required response by loading the coefficients into internal registers using a memory-style interface.

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Multichannel FIR Filter for FPGA

Implement a discrete FIR filter with multiple input data streams for hardware.

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Optimized Fixed-Point FIR Filters

Optimize fixed-point FIR filters. The optimization can refer to the characteristics of the filter response such as the stopband attenuation or the number of bits required to achieve a particular specification. This functionality is particularly useful for users targeting hardware that have a number of configurable coefficients of a specific wordlength and/or in cases typically found on ASICs and FPGAs where there is a large design space to explore. A hardware designer can usually trade off more coefficients for less bits or vice-versa to optimize for different ASICs or FPGAs.

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Implement Digital Downconverter for FPGA

Design a digital downconverter (DDC) for radio communication applications such as LTE, and generate HDL code.

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Implement Digital Upconverter for FPGA

Design a digital upconverter (DUC) for radio communication applications such as LTE, and generate HDL code.

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