Vérification et débuggage du code HDL avec MATLAB et Simulink

Jour 1 sur 2

Workflows de vérification et de débuggage du design FPGA et ASIC

Objectif: Présenter les workflows de vérification et de débuggage avec les outils MathWorks.

• Examiner l’importance d’un test bench robuste.
• Explorer les workflows de vérification du code HDL généré et écrit manuellement.
• Découvrir les options de débuggage hardware et de prototypage.
• Installer les produits complémentaires et les Hardware Support Packages requis.

Génération de test benches

Objectif: Présenter des techniques avancées pour une vérification HDL complète utilisant l’approche Model-Based Design, la simulation, la couverture de code et la génération automatisée de test benches.

• Développer des stimuli de test à partir du plan de test en tirant parti de la couverture du modèle pour garantir l’exhaustivité.
• Vérifier le code HDL généré avec un simulateur HDL et un test bench généré.
• Utiliser la couverture de code pour identifier les parties non testées du code et améliorer l’exhaustivité des tests.
• Vérifier le code HDL généré dans Simulink grâce à la cosimulation.
• Générer automatiquement un test bench SystemVerilog DPI à partir du modèle Simulink complet et l’exécuter pour vérification.

Cosimulation

Objectif: Vérifier et analyser le code HDL en intégrant MATLAB et Simulink dans des workflows de cosimulation pour une simulation combinée des modèles HDL et Simulink.

• Vérifier le code HDL existant avec MATLAB et Simulink grâce à la cosimulation.
• Intégrer des modèles de cosimulation dans des environnements de test basés sur la simulation avec Simulink Test.
• Appeler directement des fonctions MATLAB depuis un simulateur HDL.
• Simuler le code HDL en même temps que des blocs Simulink avec des blocs de cosimulation.

Jour 2 sur 2

FPGA-in-the-loop

Objectif: Préparer les outils nécessaires pour vérifier les designs sur une carte FPGA. Utiliser FPGA-in-the-loop pour valider les designs implémentés à partir du code HDL généré ou écrit manuellement.

• Identifier les cas d’utilisation adaptés à la simulation FIL (FPGA-in-the-loop).
• Configurer les environnements hardware et software pour FIL.
• Utiliser HDL Workflow Advisor pour effectuer une vérification FIL du code HDL généré automatiquement.
• Créer un bloc FIL avec le FIL Wizard et l’utiliser dans MATLAB ou Simulink.
• Accélérer la simulation FIL avec le traitement par trame.
• Comparer l’exécution du design sur la carte avec un modèle de référence.

FPGA Data Capture

Objectif: Capturer les données temps réel d’un design FPGA en cours d’exécution pour visualiser et débugger les signaux internes. Importer les données capturées dans MATLAB ou Simulink pour un débuggage et une analyse approfondis.

• Intégrer des fonctionnalités de capture de données dans l’IP HDL et le déployer sur le hardware FPGA.
• Capturer et analyser des données temps réel depuis des cartes FPGA avec l’application FPGA Data Capture.
• Configurer les conditions de déclenchement et de capture pour optimiser l’acquisition de données.
• Automatiser le workflow de capture de données FPGA avec MATLAB.
• Générer et configurer des cœurs IP FPGA Data Capture pour des designs HDL existants.
• Utiliser le bloc FPGA Data Reader dans Simulink pour collecter et visualiser les données des FPGA.

Accéder aux registres AXI sur FPGA avec MATLAB et Simulink

Objectif: Accéder aux emplacements de mémoire embarquée sur une carte FPGA depuis MATLAB ou Simulink en utilisant AXI Manager pour exécuter des opérations de lecture et d’écriture.

• Accéder aux emplacements de mémoire embarquée sur une carte FPGA depuis MATLAB ou Simulink en utilisant AXI Manager pour la lecture et l’écriture.
• Différencier les rôles AXI Manager et AXI Subordinate et leurs applications.
• Créer et déployer un cœur IP AXI Manager dans un design FPGA.
• Utiliser l’objet AXI Manager dans MATLAB pour réaliser des opérations de lecture et d’écriture sur la mémoire embarquée de la carte FPGA.