Filter Design HDL Coder

Générez du code HDL pour des filtres virgule fixe

 

Filter Design HDL Coder™ génère du code VHDL® et Verilog® synthétisable et portable pour l'implémentation de filtres virgule fixe conçus avec MATLAB® sur des FPGA ou des ASICs. L'outil permet de créer automatiquement des test benches VHDL et Verilog pour simuler, tester et valider le code généré.

Commencer :

Utiliser Filter Design HDL Coder

Filter Design HDL Coder est intégré avec DSP System Toolbox pour offrir un environnement de conception et d'implémentation unifié. Vous pouvez concevoir des filtres et générer du code VHDL et Verilog depuis la ligne de commande MATLAB® ou à partir de DSP System Toolbox en utilisant les applications Filter Design and Analysis ou Filter Builder.

Utilisation de l'application Filter Designer pour configurer un filtre pour la génération de code HDL

Concevoir des filtres en virgule fixe

L’élément de départ pour le design dans Filter Design HDL Coder est un filtre quantifié que vous pouvez créer de deux façons différentes :

Filter Design HDL Coder supporte plusieurs structures de filtre majeures :

Réponse impulsionnelle finie (FIR) à temps discret : comprend les structures symétriques, antisymétriques et transposées

Réponse impulsionnelle infinie (IIR) à sections de second ordre (SOS) : comprend les structures de forme directe de type I, II et transposées

Filtres multi-cadences : comprend les structures d'interpolation et de décimation CIC (cascaded integrator-comb), de forme directe FIR et d'interpolation et décimation FIR transposées polyphasées, d'interpolation FIR linéaire et de blocage, et de convertisseurs de taux d'échantillonnage polyphasés FIR

Filtres à retard fractionnaire : comprend les structures de Farrow

Filter Design HDL Coder peut générer du code HDL à partir de filtres multi-cadences et à temps discret en cascade. Chacune de ces structures mono-cadence et multi-cadences supporte les réalisations en virgule fixe et en virgule flottante (double précision). En outre, les structures FIR supportent les coefficients en virgule fixe non signés.

Préparez le design du filtre pour la génération de code en quantifiant le filtre, en réglant les valeurs d'échelle et en le quantifiant à nouveau.

Optimiser l'architecture des filtres

Explorer les facteurs de factorisation et l'utilisation des multiplieurs pour toutes les options possibles pour la propriété SerialPartition

Générer du code HDL pour les filtres virgule fixe

Vous pouvez générer du code VHDL et Verilog pour des filtres virgule fixe à partir des applications Filter Design and Analysis ou Filter Builder. Lorsque vous générez du code HDL à partir de l'une de ces applications, vous pouvez définir des options de génération de code HDL pour spécifier l'architecture d'implémentation, sélectionner le type de données des ports, insérer des registres de pipeline, et bien plus encore. D'autres options vous permettent de générer et de configurer un test bench pour le design HDL de vos filtres.

 

Options de génération de code HDL

Personnaliser le code VHDL et Verilog

Filter Design HDL Coder génère le code HDL et le test bench pour un filtre quantifié basé sur un paramétrage d'options ou sur des paires de noms de propriété/valeurs des propriétés. Avec ces paramètres, vous pouvez :

  • Nommer des éléments de langage
  • Spécifier des paramètres de ports
  • Utiliser des fonctionnalités de codage HDL avancées

Toutes les propriétés disposent de paramètres par défaut. Vous pouvez personnaliser la sortie HDL en réglant les paramètres avec les applications Filter Design and Analysis ou Filter Builder. Les applications vous permettent de définir des propriétés associées aux éléments suivants :

  • Spécification du langage HDL
  • Spécifications des noms et emplacements des fichiers
  • Spécifications du reset
  • Optimisations du code HDL
  • Personnalisation des test benches

Statistiques sur la performance et la surface associéess à un filtre FIR à 27 coefficients pour des applications vidéo

Tester et synthétiser le code HDL généré

Vous pouvez générer un test bench VHDL ou Verilog pour simuler et tester le code HDL généré. Avec HDL Verifier, vous pouvez également générer un bloc de co-simulation Simulink® pour connecter vos tests et le modèle comportemental de votre filtre exécutés dans Simulink au code HDL généré exécuté dans les simulateurs Cadence® Incisive® et Xcelium, ou les simulateurs Mentor® ModelSim® et Questa®. La co-simulation simplifie la validation de votre design de filtre en vous permettant de comparer directement les résultats du code HDL généré et du modèle comportemental du filtre exécuté dans Simulink. Cette intégration vous permet d'utiliser les capacités d'analyse et de visualisation avancées de MATLAB et Simulink pour tester, débugger et valider l'implémentation HDL de vos designs de filtre.

Résultats de simulation dans Questa d'un filtre Butterworth d'ordre 5 et résultats des spécifications du filtre d'origine dans DSP System Toolbox