Simulink Design Verifier utilise des méthodes formelles pour identifier les erreurs de design cachées dans les modèles. Il détecte les opérations dans les modèles qui entraînent des erreurs run-time et des comportements indésirables, tels que le dépassement d'entier, la logique morte, les violations d'accès aux tableaux ou la division par zéro. L'analyse est répartie entre les cœurs CPU afin d’accélérer l'obtention des résultats sur les modèles complexes.
Simulink Design Verifier réalise une vérification formelle pour démontrer que les designs répondent aux exigences fonctionnelles et ne transgressent pas les exigences de sécurité. Une analyse formelle permet également de vérifier que les exigences sont cohérentes et exhaustives. Pour chaque erreur de design ou non-respect d'une exigence, le software génère un cas de test de simulation pour le débuggage.
Avec Simulink Design Verifier, vous pouvez générer automatiquement des vecteurs de test pour assurer une couverture complète du modèle et du code. Ces vecteurs de test permettent à votre modèle d'atteindre les métriques de couverture en matière de décision, de condition et de condition/décision modifiée (MC/DC).
Le support des normes industrielles est assuré via l'IEC Certification Kit (for IEC 61508 and ISO 26262) et le DO Qualification Kit (for DO-178 and DO-254).
Valider les exigences
Vérifiez les exigences modélisées pour assurer leur cohérence et leur exhaustivité avant d'implémenter votre design.
Détecter les erreurs run-time et de diagnostic
Avant de lancer des simulations, vous pouvez détecter d'éventuelles erreurs run-time et des problèmes de modélisation, comme les dépassements d'entiers, les divisions par zéro, les erreurs de dépassement des limites des tableaux, les valeurs sous-normales ou autres erreurs de virgule flottante, ainsi que les erreurs de validité des données. Utilisez Defect Checker pour vérifier les erreurs de manière rapide, ciblée et interactive.
Trouver la logique morte
Identifiez la logique du modèle qui ne peut pas être activée pendant la simulation et l'exécution du code généré. Cette logique ne peut pas être vérifiée et indique souvent une erreur logique. Examinez les résultats de l'analyse et identifiez les causes principales probables pour supprimer cette logique morte avant implémentation.
Analyser la couverture de test manquante
Générez automatiquement des vecteurs de test pour compléter et étendre les scénarios de test existants créés manuellement. Utilisez les cas de test étendus pour résoudre les problèmes de couverture incomplète dans les modèles et le code C/C++ appelé à partir des blocs Simulink et des diagrammes Stateflow.
Vérifier les exigences formelles de sécurité
Vérifiez que votre design se comporte conformément aux exigences de sécurité définies formellement avec MATLAB, Simulink et Stateflow.
Créer des cas de test basés sur les exigences
Générez des cas de test à partir de modèles d'exigences système.
Réaliser des tests Back-to-Back
Comparez les résultats des simulations de modèles avec ceux des simulations SIL ou PIL basées sur le code généré pour vérifier leur équivalence ou mettre en évidence d'éventuelles divergences avant le déploiement.
Générer des tests de couverture de code
Générez des vecteurs de test pour valider le code C/C++ généré, puis examinez les résultats de couverture pour identifier les insuffisances que la couverture de modèle seule ne permettrait pas de mettre en évidence.
Ressources produits :
« En nous permettant d'analyser rapidement les exigences, de réutiliser les designs de produits précédents et d'éliminer les erreurs de codage manuel, l'approche Model-Based Design a réduit nos temps de développement. Ainsi, nous pouvons désormais répondre plus rapidement aux demandes de nos clients. »
Preguntas frecuentes sobre Simulink Design Verifier
Simulink Design Verifier utiliza métodos formales para identificar errores de diseño ocultos en modelos, verificar que los diseños cumplan los requisitos funcionales y generar casos de test para la cobertura del modelo y objetivos personalizados.
Detecta bloques que provocan desbordamiento de enteros, dead logic, violaciones de acceso a arreglos, división por cero, valores subnormales, errores de punto flotante y errores de validez de datos.
La dead logic se refiere a objetos en su modelo que no pueden activarse durante la simulación ni la ejecución del código generado. Simulink Design Verifier identifica estos componentes inactivos durante el análisis formal.
Genera automáticamente casos de test para llevar su modelo a cumplir objetivos de cobertura de condición, decisión, condición/decisión modificada (MCDC) y personalizados, y puede crear casos de test basados en requisitos a partir de modelos de requisitos del sistema.
Sí, puede verificar formalmente que su diseño se comporta de acuerdo con requisitos de seguridad definidos formalmente y expresados usando MATLAB, Simulink y Stateflow, y genera un caso de prueba de simulación para cada error de diseño o incumplimiento de requisitos para depuración.
Sí; el soporte para normas industriales está disponible a través de IEC Certification Kit para ISO 26262 e IEC 61508, y DO Qualification Kit para DO-178 y DO-254.
Analiza la cobertura de pruebas faltante y complementa los casos de test creados manualmente existentes para abordar la cobertura incompleta del modelo, así como la cobertura del código generado y del código C/C++ invocado desde bloques de Simulink y en diagramas de Stateflow.
Sí; puede comprobar los requisitos modelados usando la Requirements Table para verificar consistencia y completitud antes de que comience a implementar su diseño.
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