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Génération de code HDL
Pour implémenter un design DSP sur des FPGA ou des ASIC, utilisez HDL Coder™ pour générer du code à partir de Simulink ou MATLAB. L’outil permet de générer du code VHDL® et Verilog® synthétisable et portable mais aussi des test benches VHDL et Verilog pour simuler, tester et vérifier rapidement le code généré.
Les blocs supportés dans DSP System Toolbox™ et DSP HDL Toolbox comprennent des filtres, des opérations mathématiques et sur les signaux, ainsi que d’autres algorithmes optimisés en termes d’utilisation des ressources et de la performance, par exemple les blocs FFT (DSP HDL Toolbox), Discrete FIR Filter (DSP HDL Toolbox) et NCO (DSP HDL Toolbox). DSP HDL Toolbox™ propose des blocs et des System objects qui implémentent des architectures compatibles hardware. Les blocs et System objects de DSP HDL Toolbox comprennent également des interfaces streaming haut débit atteignant plusieurs giga-échantillons par seconde (GSPS), autrement dit des fréquences de super-échantillonnage. Ils proposent aussi des signaux de contrôle hardware ainsi que des options permettant de sélectionner différentes implémentations hardware de leurs algorithmes.
Pour un exemple montrant comment générer du code HDL à partir d’un bloc DSP System Toolbox avec HDL Coder, veuillez consulter Multichannel FIR Filter for FPGA. Pour une présentation de DSP HDL Toolbox, veuillez consulter Implement FFT Algorithm for FPGA (DSP HDL Toolbox).
Pour débugger vos designs dans Simulink ou MATLAB, utilisez l’affichage de formes d’onde dans Logic Analyzer.
Outil de visualisation Simulink
| Logic Analyzer | Visualize, measure, and analyze transitions and states over time |
Rubriques
- Find Blocks That Support HDL Code Generation
Filter for blocks that support HDL code generation in the Simulink library browser and in documentation.
- High-Throughput HDL Algorithms (DSP HDL Toolbox)
Choose a block that supports frame-based processing for HDL code generation.
- HDL Filter Architectures
HDL code generation parameters to control speed and area tradeoffs in filter architectures.
- Subsystem Optimizations for Filters
Select resource sharing and pipeline optimization options.
- Visualize Multiple Signals Using Logic Analyzer
Visualize multiple signals of a programmable FIR filter by using the Logic Analyzer app.
Informations connexes
Sélection d՚exemples
Multichannel FIR Filter for FPGA
Implement a discrete FIR filter with multiple input data streams for hardware.
Optimized Fixed-Point FIR Filters
Optimize fixed-point FIR filters. The optimization can refer to the characteristics of the filter response such as the stopband attenuation or the number of bits required to achieve a particular specification. This functionality is particularly useful for users targeting hardware that have a number of configurable coefficients of a specific wordlength and/or in cases typically found on ASICs and FPGAs where there is a large design space to explore. A hardware designer can usually trade off more coefficients for less bits or vice-versa to optimize for different ASICs or FPGAs.
Programmable FIR Filter for FPGA
Implement a programmable FIR filter for hardware. You can program the filter to the required response by loading the coefficients into internal registers using a memory-style interface.
Implement Digital Downconverter for FPGA
Design a digital downconverter (DDC) for radio communication applications such as LTE, and generate HDL code.
Implement Digital Upconverter for FPGA
Design a digital upconverter (DUC) for radio communication applications such as LTE, and generate HDL code.
