Memory

Générer l’entrée à partir du pas de temps précédent

• 

Bibliothèques :
Simulink / Discrete
HDL Coder / Discrete

Description

Le bloc Memory bloque son entrée et la retarde d’un pas de temps d’intégration majeur. Lorsqu’il est placé dans un sous-système itérateur, il bloque son entrée et la retarde d’une itération. Ce bloc accepte les signaux continus et discrets. Le bloc accepte une seule entrée et génère une seule sortie. Chaque signal peut être un scalaire, un vecteur, une matrice ou un tableau nD. Si l’entrée n’est pas un scalaire, le bloc bloque tous les éléments de l’entrée et les retarde du même pas de temps.

Spécifiez la sortie du bloc pour le premier pas de temps avec le paramètre Initial condition. Sélectionnez ce paramètre avec soin pour réduire le risque de comportement indésirable en sortie. Cependant, vous ne pouvez pas spécifier le pas d’échantillonnage. Le pas d’échantillonnage de ce bloc dépend du type de solveur utilisé, mais vous pouvez également choisir de l’hériter. Le paramètre Inherit sample time détermine si le pas d’échantillonnage est hérité ou s’il est basé sur le solveur.

Conseil

Évitez d’utiliser le bloc Memory lorsque les deux conditions suivantes sont remplies :

• Votre modèle utilise le solveur à pas variable ode15s ou ode113.

• L’entrée vers le bloc change pendant la simulation.

Lorsque le bloc Memory hérite d’un pas d’échantillonnage discret, le bloc est analogue au bloc Unit Delay. Cependant, le bloc Memory ne supporte pas l’enregistrement des états. Si l’enregistrement de l’état final est nécessaire, utilisez un bloc Unit Delay à la place.

Comparaison avec des blocs similaires

Les blocs Memory, Unit Delay et Zero-Order Hold ont un fonctionnement similaire mais offrent des possibilités différentes. De plus, l’objectif de chaque bloc est différent.

Le tableau suivant indique l’utilisation recommandée pour chaque bloc.

Bloc	Objectif du bloc	Exemples de référence
Unit Delay	Implémenter un délai avec un pas d’échantillonnage discret spécifié. Le bloc accepte et génère des signaux ayant un pas d’échantillonnage discret.	Engine Timing Model with Closed Loop Control (sous-système Compression)
Memory	Implémenter un délai d’un pas de temps d’intégration majeur. Dans l’idéal, le bloc accepte des signaux continus (ou fixes dans un pas de temps mineur) et génère un signal de sortie fixe dans un pas de temps mineur.	Building a Clutch Lock-Up Model (sous-système Friction Mode Logic/Lockup FSM) Capture the Velocity of a Bouncing Ball with the Memory Block
Zero-Order Hold	Convertir un signal d’entrée avec un pas d’échantillonnage continu en un signal de sortie avec un pas d’échantillonnage discret.	Developing the Apollo Lunar Module Digital Autopilot Radar Tracking Using MATLAB Function Blocks

Chaque bloc offre les fonctionnalités suivantes.

Fonctionnalité	Memory	Unit Delay	Zero-Order Hold
Spécification de la condition initiale	Oui	Oui	Non car la sortie du bloc au temps t = 0 doit être identique à la valeur en entrée.
Spécification du pas d’échantillonnage	Non car le bloc peut uniquement hériter du pas d’échantillonnage du bloc d’origine ou du solveur utilisé pour le modèle entier.	Oui	Oui
Support des signaux basés sur des trames	Non	Oui	Oui
Support de l’enregistrement des états	Non	Oui	Non

Support des bus

Le bloc Memory est compatible avec les bus. L’entrée peut être un signal de bus virtuel ou non virtuel soumis aux restrictions suivantes :

• Initial condition doit être nulle, un scalaire non nul ou une structure numérique finie.

• L’entrée ne peut pas être un bus virtuel si Initial condition est nulle ou une structure et que vous spécifiez un State name.

• Vous ne pouvez pas spécifier de State name si Initial condition est un scalaire non nul.

Pour plus d’informations sur la spécification d’une structure de condition initiale, consultez Specify Initial Conditions for Bus Elements.

Tous les signaux d’un bus non virtuel utilisé comme entrée d’un bloc Memory doivent avoir le même pas d’échantillonnage, même si les éléments de l’objet de bus associé spécifient des pas d’échantillonnage hérités. Vous pouvez utiliser un bloc Rate Transition pour modifier le pas d’échantillonnage d’un seul signal ou de tous les signaux d’un bus. Pour plus d’informations, consultez Modify Sample Times for Nonvirtual Buses et Blocs compatibles avec les bus.

Vous pouvez utiliser un tableau de bus comme signal d’entrée d’un bloc Memory. Vous pouvez spécifier le paramètre Initial condition avec :

• La valeur 0. Dans ce cas, tous les signaux individuels dans le tableau de bus utilisent la valeur initiale 0.

• Un tableau de structures qui spécifie une condition initiale pour chacun des signaux individuels dans le tableau de bus.

• Une structure scalaire qui spécifie une condition initiale pour chacun des éléments définis par le type de bus. Utilisez cette technique pour spécifier les mêmes conditions initiales pour chaque bus dans le tableau.

Pour en savoir plus sur la définition et l’utilisation d’un tableau de bus, consultez Group Nonvirtual Buses in Arrays of Buses.

Exemples

Calculer et afficher la taille de pas de simulation avec les blocs Memory et Clock

Cet exemple montre comment utiliser les blocs Memory et Clock pour calculer et afficher la taille de pas dans une simulation. Le bloc Sum soustrait le temps au pas de temps précédent, généré par le bloc Memory, du temps actuel, généré par le bloc Clock.

Puisque Inherit sample time (Pas d’échantillonnage hérité) n’est pas sélectionné pour le bloc Memory, le pas d’échantillonnage du bloc dépend du type de solveur qui simule le modèle. Dans ce cas, le modèle utilise un solveur à pas fixe. Par conséquent, le pas d’échantillonnage du bloc Memory est la taille de pas du solveur, soit 1.

Si vous remplacez le bloc Memory par un bloc Unit Delay, vous obtiendrez les mêmes résultats. Le bloc Unit Delay hérite d’un pas d’échantillonnage discret de 1.

Exemples étendus

Capture the Velocity of a Bouncing Ball with the Memory Block

The sldemo_bounce example shows how to use the Second-Order Integrator and Memory blocks to capture the velocity of a bouncing ball just before it hits the ground.

• Ouvrir le modèle

Implement a Finite-State Machine with the Combinatorial Logic and Memory Blocks

The sldemo_clutch example shows how you can use the Memory block with the Combinatorial Logic block to implement a finite-state machine.

• Ouvrir le modèle

Ports

Entrée(s)

Port_1 — Signal d'entrée

scalaire | vecteur | matrice | Tableau nD

Signal d’entrée, spécifié en tant que scalaire, vecteur, matrice ou tableau nD. L’entrée peut être continue ou discrète et contenir des valeurs réelles ou complexes de tout type de données supporté par Simulink^®.

Types de données : single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean | fixed point | enumerated | bus

Sortie(s)

Port_1 — Entrée retardée d’un pas de temps d’intégration majeur

scalaire | vecteur | matrice | Tableau nD

La sortie est l’entrée du pas de temps précédent.

Types de données : single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean | fixed point | enumerated | bus

Paramètres

Paramètres principaux

Initial condition — Condition initiale

0 (par défaut) | scalaire | vecteur | matrice | Tableau nD

Spécifiez la sortie au pas d’intégration initial. Cette valeur doit être 0 lorsque vous n’utilisez pas de type de données d’entrée prédéfini.

Utilisation programmatique

Paramètre de bloc : InitialCondition

Type : vecteur de caractères

Valeurs : scalaire | vecteur

Par défaut : '0'

Inherit sample time — Hériter du pas d’échantillonnage

off (par défaut) | on

Sélectionnez cette option pour hériter du pas d’échantillonnage du bloc d’origine :

• Si le bloc d’origine a un pas d’échantillonnage discret, le bloc hérite du pas d’échantillonnage.

• Cocher cette case n’a aucun effet si le bloc d’origine a un pas d’échantillonnage continu. Le pas d’échantillonnage dépend du type de solveur utilisé pour simuler le modèle.

Lorsque cette case est décochée, le pas d’échantillonnage du bloc dépend du type de solveur utilisé pour simuler le modèle :

• Si le solveur est un solveur à pas variable, le pas d’échantillonnage du bloc est continu mais fixe dans un pas de temps mineur : [0, 1].

• Si le solveur est un solveur à pas fixe, le pas d’échantillonage [0, 1] se convertit en taille de pas du solveur après la propagation du pas d’échantillonnage.

Utilisation programmatique

Paramètre de bloc : InheritSampleTime

Type : vecteur de caractères

Valeurs : 'off' | 'on'

Par défaut : 'off'

Direct feedthrough of input during linearization — Générer l’entrée pendant la linéarisation et l’ajustement

off (par défaut) | on

Sélectionnez cette option pour générer l’entrée pendant la linéarisation et l’ajustement. Cette sélection règle le mode du bloc sur la traversée directe (direct feedthrough).

Cochez cette case pour modifier l’ordre des états dans le modèle lorsque vous utilisez les fonctions linmod, dlinmod, ou trim. Pour extraire ce nouvel ordre des états, utilisez les commandes ci-après.

Commencez par compiler le modèle à l’aide de la commande suivante, où model est le nom du modèle Simulink.

    [sizes, x0, x_str] = model([],[],[],'lincompile'); 

Ensuite, terminez la compilation à l’aide de la commande ci-dessous.

  model([],[],[],'term'); 

L’argument de sortie (x_str), qui est un cell array des états dans le modèle Simulink, contient le nouvel ordre des états. Lorsque vous transmettez un vecteur des états en tant qu’entrée aux fonctions linmod, dlinmod ou trim, le vecteur d’état doit utiliser ce nouvel ordre des états.

Utilisation programmatique

Paramètre de bloc : LinearizeMemory

Type : vecteur de caractères

Valeurs : 'off' | 'on'

Par défaut : 'off'

Treat as a unit delay when linearizing with discrete sample time — Linéariser au Unit Delay pour les entrées discrètes

off (par défaut) | on

Sélectionnez pour linéariser le bloc Memory sur un Unit Delay lorsque le bloc Memory est piloté par un signal avec un pas d’échantillonnage discret.

Utilisation programmatique

Paramètre de bloc : LinearizeAsDelay

Type : vecteur de caractères

Valeurs : 'off' | 'on'

Par défaut : 'off'

Attributs d’état

State name — Nom unique de l’état du bloc

'' (par défaut) | chaîne de caractères alphanumériques

Utilisez ce paramètre pour attribuer un nom unique à l’état du bloc. La valeur par défaut est ' '. Lorsque ce champ est vide, aucun nom n’est attribué. N’oubliez pas de tenir compte des points suivants lorsque vous utilisez ce paramètre :

• Un identifiant valide commence par un caractère alphabétique ou underscore suivi de caractères alphanumériques ou underscore.

• Le nom de l’état s’applique uniquement au bloc sélectionné.

Ce paramètre active l’option State name must resolve to Simulink signal object lorsque vous cliquez sur Apply.

Pour plus d’informations, consultez C Data Code Interface Configuration for Model Interface Elements (Simulink Coder).

Utilisation programmatique

Paramètre de bloc : StateName

Type : vecteur de caractères

Valeurs : nom unique

Par défaut : ''

State name must resolve to Simulink signal object — Exiger que le nom d’état soit résolu par rapport à un objet de signal

off (par défaut) | on

Cochez cette case pour exiger que le nom d’état soit résolu par rapport à un objet de signal Simulink.

Dépendances

Pour activer ce paramètre, spécifiez une valeur pour State name. Ce paramètre n’apparaît que si vous définissez le paramètre de configuration de modèle Signal resolution sur une valeur autre que None.

Utilisation programmatique

Paramètre de bloc : StateMustResolveToSignalObject

Type : vecteur de caractères

Valeurs : 'off' | 'on'

Par défaut : 'off'

Caractéristiques des blocs

Types de données	Boolean | bus | double | enumerated | fixed point | integer | single
Traversée directe	nona
Signaux multidimensionnels	oui
Signaux de taille variable	non
Détection des passages à zéro	non
a Les caractéristiques de traversée (feedthrough) directe de ce bloc dépendent des valeurs des paramètres du bloc.

Capacités étendues

Génération de code C/C++
Générez du code C et C++ avec Simulink® Coder™.

Génération de code HDL

Générez du code VHDL, Verilog et SystemVerilog pour les designs FPGA et ASIC avec HLD Coder™.

HDL Coder™ fournit des options de configuration supplémentaires qui influent sur l’implémentation HDL et la logique synthétisée.

Architecture HDL

Ce bloc a une architecture HDL par défaut.

Propriétés de bloc HDL

ConstrainedOutputPipeline	Nombre de registres à placer aux sorties en déplaçant les retards au sein de votre design. Le pipelining distribué ne redistribue pas ces registres. La valeur par défaut est 0. Pour en savoir plus, consultez ConstrainedOutputPipeline (HDL Coder).
InputPipeline	Nombre d’étapes de pipelines d’entrée à insérer dans le code généré. Le pipelining distribué et le pipelining de sortie sous contrainte peuvent déplacer ces registres. La valeur par défaut est 0. Pour en savoir plus, consultez InputPipeline (HDL Coder).
OutputPipeline	Nombre d’étapes de pipelines de sortie à insérer dans le code généré. Le pipelining distribué et le pipelining de sortie sous contrainte peuvent déplacer ces registres. La valeur par défaut est 0. Pour en savoir plus, consultez OutputPipeline (HDL Coder).
ResetType	Supprimez la génération d’une logique de réinitialisation. La valeur par défaut est default, qui génère une logique de réinitialisation. Consultez également ResetType (HDL Coder).

Support des données complexes

Ce bloc supporte la génération de code pour les signaux complexes.

Génération de code PLC
Générez du texte structuré avec Simulink® PLC Coder™.

Conversion en virgule fixe
Concevez et simulez des systèmes en virgule fixe avec Fixed-Point Designer™.

Historique des versions

Introduit avant R2006a

Voir aussi

Unit Delay | Zero-Order Hold

Rubriques

• C Data Code Interface Configuration for Model Interface Elements (Simulink Coder)
• Organize Parameter Data into a Structure by Using Struct Storage Class (Embedded Coder)
• Data Objects