Zero-Order Hold

Implémenter une période d’échantillonnage à maintien d’ordre zéro

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Bibliothèques :
Simulink / Discrete
HDL Coder / Discrete

Description

Le bloc Zero-Order Hold bloque son entrée pendant la période d’échantillonnage spécifiée. Si l’entrée est un vecteur, le bloc bloque tous les éléments du vecteur pendant la même période d’échantillonnage.

Spécifiez l’intervalle de temps entre les échantillons avec le paramètre Sample time. La valeur -1 signifie que Sample time est hérité par le bloc.

Conseil

N’utilisez pas le bloc Zero-Order Hold pour créer une transition de rapide à lent entre des blocs qui utilisent des fréquences d’échantillonnage différentes. Utilisez plutôt le bloc Rate Transition.

Support des bus

Le bloc Zero-Order Hold est compatible avec les bus. L’entrée peut être un signal de bus virtuel ou non virtuel. Il n’existe aucune restriction spécifique au bloc. Tous les signaux d’un bus non virtuel utilisé comme entrée d’un bloc Zero-Order Hold doivent avoir le même pas d’échantillonnage, même si les éléments de l’objet de bus associé spécifient des pas d’échantillonnage hérités. Vous pouvez utiliser un bloc Rate Transition pour modifier le pas d’échantillonnage d’un seul signal ou de tous les signaux d’un bus. Pour plus d’informations, consultez Modify Sample Times for Nonvirtual Buses et Bus-Capable Blocks.

Vous pouvez utiliser un tableau de bus comme signal d’entrée d’un bloc Zero-Order Hold. Pour en savoir plus sur la définition et l’utilisation d’un tableau de bus, consultez Group Nonvirtual Buses in Arrays of Buses.

Comparaison avec des blocs similaires

Les blocs Memory, Unit Delay et Zero-Order Hold ont un fonctionnement similaire mais offrent des possibilités différentes. De plus, l’objectif de chaque bloc est différent.

Le tableau suivant indique l’utilisation recommandée pour chaque bloc.

Bloc	Objectif du bloc	Exemples de référence
Unit Delay	Implémenter un délai avec un pas d’échantillonnage discret spécifié. Le bloc accepte et génère des signaux ayant un pas d’échantillonnage discret.	Engine Timing Model with Closed Loop Control (sous-système Compression)
Memory	Implémenter un délai d’un pas de temps d’intégration majeur. Dans l’idéal, le bloc accepte des signaux continus (ou fixes dans un pas de temps mineur) et génère un signal de sortie fixe dans un pas de temps mineur.	Building a Clutch Lock-Up Model (sous-système Friction Mode Logic/Lockup FSM) Capture the Velocity of a Bouncing Ball with the Memory Block
Zero-Order Hold	Convertir un signal d’entrée avec un pas d’échantillonnage continu en un signal de sortie avec un pas d’échantillonnage discret.	Developing the Apollo Lunar Module Digital Autopilot Radar Tracking Using MATLAB Function Blocks

Chaque bloc offre les fonctionnalités suivantes.

Fonctionnalité	Memory	Unit Delay	Zero-Order Hold
Spécification de la condition initiale	Oui	Oui	Non car la sortie du bloc au temps t = 0 doit être identique à la valeur en entrée.
Spécification du pas d’échantillonnage	Non car le bloc peut uniquement hériter du pas d’échantillonnage du bloc d’origine ou du solveur utilisé pour le modèle entier.	Oui	Oui
Support des signaux basés sur des trames	Non	Oui	Oui
Support de l’enregistrement des états	Non	Oui	Non

Exemples

Radar Tracking Using MATLAB Function Blocks

Create a Kalman filter that estimates the position of an aircraft by using a MATLAB Function block. After estimating the position, the model calls an external MATLAB® function to plot the tracking data.

• Ouvrir le modèle

Developing the Apollo Lunar Module Digital Autopilot

"Working on the design of the Lunar Module digital autopilot was the highlight of my career as an engineer. When Neil Armstrong stepped off the LM (Lunar Module) onto the moon's surface, every engineer who contributed to the Apollo program felt a sense of pride and accomplishment. We had succeeded in our goal. We had developed technology that never existed before, and through hard work and meticulous attention to detail, we had created a system that worked flawlessly." -Richard J. Gran, The Apollo 11 Moon Landing: Spacecraft Design Then and Now.

• Ouvrir le live script

Ports

Entrée(s)

Port_1 — Signal d'entrée

scalaire | vecteur

Signal d’entrée que le bloc bloque pendant une période d’échantillonnage.

Types de données : single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean | fixed point | enumerated | bus

Sortie(s)

Port_1 — Signal de sortie

scalaire | vecteur

Signal de sortie correspondant à l’entrée bloquée pendant une période d’échantillonnage.

Types de données : single | double | int8 | int16 | int32 | int64 | uint8 | uint16 | uint32 | uint64 | Boolean | fixed point | enumerated | bus

Paramètres

Sample time (-1 for inherited) — Intervalle discret entre les instants d’échantillonnage

-1 (par défaut) | scalar

Spécifiez l’intervalle de temps entre échantillons. Pour hériter du pas d’échantillonnage, définissez ce paramètre sur -1. Pour plus d'informations, consultez la rubrique Spécifier les pas d'échantillonnage.

Ne spécifiez pas de pas d’échantillonnage continu (0 ou [0,0]). Ce bloc supporte uniquement les pas d’échantillonnage discrets. Lorsque ce paramètre est défini à -1, le pas d’échantillonnage hérité doit être discret et non continu.

Utilisation programmatique

Pour définir la valeur du paramètre du bloc de manière programmatique, utilisez la fonction set_param.

Pour obtenir la valeur du paramètre du bloc de manière programmatique, utilisez la fonction get_param.

Paramètre :	SampleTime
Valeurs :	-1 (par défaut) | positive scalar number
Types de données :	char | string

Exemple : set_param("mdl/Zero-Order Hold","SampleTime","0.1") specifies a discrete sample time of 0.1 for the Zero-Order Hold block named Zero-Order Hold in the model named mdl.

Caractéristiques des blocs

Types de données	Boolean | bus | double | enumerated | fixed point | integer | single
Traversée directe	oui
Signaux multidimensionnels	non
Signaux de taille variable	non
Détection des passages à zéro	non

Capacités étendues

Génération de code C/C++

Générez du code C et C++ avec Simulink® Coder™.

Le code généré s’appuie sur les fonctions memcpy ou memset (strong.h) dans certaines conditions.

Génération de code HDL

Générez du code VHDL, Verilog et SystemVerilog pour les designs FPGA et ASIC avec HLD Coder™.

HDL Coder™ fournit des options de configuration supplémentaires qui influent sur l’implémentation HDL et la logique synthétisée.

Architecture HDL

Ce bloc a une architecture HDL par défaut.

Propriétés de bloc HDL

ConstrainedOutputPipeline	Nombre de registres à placer aux sorties en déplaçant les retards au sein de votre design. Le pipelining distribué ne redistribue pas ces registres. La valeur par défaut est 0. Pour en savoir plus, consultez ConstrainedOutputPipeline (HDL Coder).
InputPipeline	Nombre d’étapes de pipelines d’entrée à insérer dans le code généré. Le pipelining distribué et le pipelining de sortie sous contrainte peuvent déplacer ces registres. La valeur par défaut est 0. Pour en savoir plus, consultez InputPipeline (HDL Coder).
OutputPipeline	Nombre d’étapes de pipelines de sortie à insérer dans le code généré. Le pipelining distribué et le pipelining de sortie sous contrainte peuvent déplacer ces registres. La valeur par défaut est 0. Pour en savoir plus, consultez OutputPipeline (HDL Coder).

Support des données complexes

Ce bloc supporte la génération de code pour les signaux complexes.

Génération de code PLC
Générez du texte structuré avec Simulink® PLC Coder™.

Conversion en virgule fixe
Concevez et simulez des systèmes en virgule fixe avec Fixed-Point Designer™.

Historique des versions

Introduit avant R2006a

Voir aussi

Memory | Unit Delay