Workflow HDL de Simulink Real-Time avec le hardware Speedgoat - MATLAB & Simulink

Formations MATLAB et Simulink

Détails de la formation

Cette formation de deux jours est axée sur le partitionnement de modèles Simulink destinés à une exécution temps réel sur des machines cibles Speedgoat afin de les exécuter sur un CPU et une carte FPGA. Durant cette formation, une distinction sera faite entre l’algorithme lui-même et toute fonctionnalité d’E/S nécessaire pour communiquer avec le monde extérieur. Le prototypage rapide de lois de commande (RCP) et les tests Hardware-in-the-Loop (HIL) sont tous les deux abordés. La formation se compose de plusieurs modules à combiner selon les besoins du client.

Jour 1 sur 2


Présentation des workflows

Objectif: Comprendre les concepts du RCP et des tests HIL. Connaître les options de déploiement : CPU ou FPGA.

  • Workflows de test temps réel
  • Niveaux de précision du modèle
  • Options de déploiement sur CPU et FPGA

Configurer des machines de développement et cibles

Objectif: Savoir configurer la communication entre la machine cible et la machine de développement. Être capable d’exécuter des applications prêtes à l’emploi sur la machine cible en temps réel.

  • Configurer la machine de développement et la machine cible
  • Démarrer et arrêter l’application
  • Visualiser les signaux
  • Modifier les paramètres en cours d’exécution

Passer de la simulation desktop à la simulation temps réel

Objectif: Se familiariser avec l’exemple utilisé pendant la formation. Comprendre les différents niveaux de précision de la modélisation. Être capable de transformer un modèle de simulation desktop en modèle temps réel pouvant être déployé.

  • Exemple de la formation : système de contrôle de servo-moteur
  • Niveaux de précision du modèle
  • Simulation avec les valeurs moyennes
  • Simulation avec PWM
  • Passage de la simulation desktop à la simulation temps réel

Workflow HDL de base

Objectif: Se familiariser avec les bases de HDL Workflow Advisor pour programmer un FPGA sur une machine cible Speedgoat. Être capable de déployer un modèle très simple utilisant seulement des E/S numériques et ne nécessitant pas d’optimisation particulière pour le déploiement.

  • Présentation du workflow HDL
  • Préparation de modèles pour la génération de code HDL
  • HDL Workflow Advisor
  • Suréchantillonnage

Conversion en virgule fixe

Objectif: Être capable de convertir un modèle Simulink utilisant des types de données virgule flottante en un modèle utilisant des types de données virgule fixe.

  • Conversion de virgule flottante à virgule fixe
  • Utilisation de règles internes
  • Mise à l'échelle et héritage Fixed-Point
  • Utilisation de Fixed-Point Tool

Jour 2 sur 2


Intégrer du code externe – boîte noire

Objectif: Être capable de configurer un modèle Simulink pour utiliser des fonctionnalités déjà disponibles sous forme de code HDL.

  • Code HDL externe existant
  • Configuration du modèle pour la génération de code
  • Sous-système pour l’inclusion du code externe
  • Sous-système pour les entrées analogiques
  • Génération du modèle d’interface
  • Déploiement et exécution de l’application

Speedgoat HDL Coder™ I/O Blocksets

Objectif: Être capable de configurer un modèle Simulink pour utiliser les fonctionnalités d’E/S fournies par les Speedgoat HDL I/O Blocksets.

  • Blocs de bibliothèque FPGA - PWM
  • Blocs de bibliothèque CPU - PWM
  • Inclusion des blocs de bibliothèque dans l'exemple de modèle de la formation
  • Finalisation du modèle

Implémenter des algorithmes avec du code HDL externe

Objectif: Être capable d’associer un algorithme d’application et des fonctionnalités d’E/S sur une carte FPGA. Comprendre et savoir résoudre les problèmes de timing pouvant survenir lors de la génération de code HDL à partir de modèles Simulink.

  • Combinaison des fonctionnalités d’E/S et de l’algorithme du contrôleur pour un déploiement sur FPGA
  • Compréhension des caractéristiques temporelles (timing) sur un FPGA
  • Utilisation du workflow ASIC/FPGA générique dans HDL Workflow Advisor (HDLWA)
  • HDLWA – Optimisation du timing en utilisant des techniques de pipelining à fréquence d'horloge
  • HDLWA – Optimisation du timing en utilisant des contraintes d'activation

Workflow Simscape™ Hardware-in-the-Loop

Objectif: Être capable de convertir des modèles basés sur Simscape en modèles utilisant uniquement des blocs Simulink et pouvant être déployés sur une carte FPGA.

  • Présentation du workflow Simscape HIL
  • Utilisation de Simscape HDL Workflow Advisor pour convertir un modèle Simscape en modèle d’implémentation Simulink
  • Validation du modèle d’implémentation
  • Préparation du modèle d’implémentation pour la génération de code HDL
  • Génération de code HDL
  • Exécution de l’application HIL

Niveau: Avancé

Durée: 2 jour

Langues: English

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